drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/config.h>
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/version.h>
  30 #include <linux/module.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/ethtool.h>
  35 #include <linux/pci.h>
  36 #include <linux/ip.h>
  37 #include <linux/tcp.h>
  38 #include <linux/in.h>
  39 #include <linux/delay.h>
  40 #include <linux/workqueue.h>
  41 #include <linux/if_vlan.h>
  42 #include <linux/prefetch.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "0.15"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3. A transmit can require several elements;
  61  * a receive requires one (or two if using 64 bit dma).
  62  */
  63
  64 #define is_ec_a1(hw) \
  65         unlikely((hw)->chip_id == CHIP_ID_YUKON_EC && \
  66                  (hw)->chip_rev == CHIP_REV_YU_EC_A1)
  67
  68 #define RX_LE_SIZE              512
  69 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  70 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  71 #define RX_DEF_PENDING          RX_MAX_PENDING
  72 #define RX_SKB_ALIGN            8
  73
  74 #define TX_RING_SIZE            512
  75 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  76 #define TX_MIN_PENDING          64
  77 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  78
  79 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  80 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  81 #define ETH_JUMBO_MTU           9000
  82 #define TX_WATCHDOG             (5 * HZ)
  83 #define NAPI_WEIGHT             64
  84 #define PHY_RETRIES             1000
  85
  86 static const u32 default_msg =
  87     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  88     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  89     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  90
  91 static int debug = -1;          /* defaults above */
  92 module_param(debug, int, 0);
  93 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  94
  95 static int copybreak __read_mostly = 256;
  96 module_param(copybreak, int, 0);
  97 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  98
  99 static const struct pci_device_id sky2_id_table[] = {
 100         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 101         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 102         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },
 103         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },
 104         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 105         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 106         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 119         { 0 }
 120 };
 121
 122 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 123
 124 /* Avoid conditionals by using array */
 125 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 126 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 127
 128 /* This driver supports yukon2 chipset only */
 129 static const char *yukon2_name[] = {
 130         "XL",           /* 0xb3 */
 131         "EC Ultra",     /* 0xb4 */
 132         "UNKNOWN",      /* 0xb5 */
 133         "EC",           /* 0xb6 */
 134         "FE",           /* 0xb7 */
 135 };
 136
 137 /* Access to external PHY */
 138 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 139 {
 140         int i;
 141
 142         gma_write16(hw, port, GM_SMI_DATA, val);
 143         gma_write16(hw, port, GM_SMI_CTRL,
 144                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 145
 146         for (i = 0; i < PHY_RETRIES; i++) {
 147                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 148                         return 0;
 149                 udelay(1);
 150         }
 151
 152         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 153         return -ETIMEDOUT;
 154 }
 155
 156 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 157 {
 158         int i;
 159
 160         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 161                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 162
 163         for (i = 0; i < PHY_RETRIES; i++) {
 164                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 165                         *val = gma_read16(hw, port, GM_SMI_DATA);
 166                         return 0;
 167                 }
 168
 169                 udelay(1);
 170         }
 171
 172         return -ETIMEDOUT;
 173 }
 174
 175 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 176 {
 177         u16 v;
 178
 179         if (__gm_phy_read(hw, port, reg, &v) != 0)
 180                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 181         return v;
 182 }
 183
 184 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 185 {
 186         u16 power_control;
 187         u32 reg1;
 188         int vaux;
 189         int ret = 0;
 190
 191         pr_debug("sky2_set_power_state %d\n", state);
 192         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 193
 194         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 195         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 196                 (power_control & PCI_PM_CAP_PME_D3cold);
 197
 198         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 199
 200         power_control |= PCI_PM_CTRL_PME_STATUS;
 201         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 202
 203         switch (state) {
 204         case PCI_D0:
 205                 /* switch power to VCC (WA for VAUX problem) */
 206                 sky2_write8(hw, B0_POWER_CTRL,
 207                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 208
 209                 /* disable Core Clock Division, */
 210                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 211
 212                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 213                         /* enable bits are inverted */
 214                         sky2_write8(hw, B2_Y2_CLK_GATE,
 215                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 216                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 217                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 218                 else
 219                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 220
 221                 /* Turn off phy power saving */
 222                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 223                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 224
 225                 /* looks like this XL is back asswards .. */
 226                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 227                         reg1 |= PCI_Y2_PHY1_COMA;
 228                         if (hw->ports > 1)
 229                                 reg1 |= PCI_Y2_PHY2_COMA;
 230                 }
 231
 232                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 233                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 234                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 235                         reg1 &= P_ASPM_CONTROL_MSK;
 236                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 237                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 238                 }
 239
 240                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 241
 242                 break;
 243
 244         case PCI_D3hot:
 245         case PCI_D3cold:
 246                 /* Turn on phy power saving */
 247                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 248                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 249                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 250                 else
 251                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 252                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 253
 254                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 255                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 256                 else
 257                         /* enable bits are inverted */
 258                         sky2_write8(hw, B2_Y2_CLK_GATE,
 259                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 260                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 261                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 262
 263                 /* switch power to VAUX */
 264                 if (vaux && state != PCI_D3cold)
 265                         sky2_write8(hw, B0_POWER_CTRL,
 266                                     (PC_VAUX_ENA | PC_VCC_ENA |
 267                                      PC_VAUX_ON | PC_VCC_OFF));
 268                 break;
 269         default:
 270                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 271                 ret = -1;
 272         }
 273
 274         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 275         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 276         return ret;
 277 }
 278
 279 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 280 {
 281         u16 reg;
 282
 283         /* disable all GMAC IRQ's */
 284         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 285         /* disable PHY IRQs */
 286         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 287
 288         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 289         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 290         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 291         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 292
 293         reg = gma_read16(hw, port, GM_RX_CTRL);
 294         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 295         gma_write16(hw, port, GM_RX_CTRL, reg);
 296 }
 297
 298 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 299 {
 300         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 301         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 302
 303         if (sky2->autoneg == AUTONEG_ENABLE && hw->chip_id != CHIP_ID_YUKON_XL) {
 304                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 305
 306                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 307                            PHY_M_EC_MAC_S_MSK);
 308                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 309
 310                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 311                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 312                 else
 313                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 314
 315                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 316         }
 317
 318         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 319         if (sky2_is_copper(hw)) {
 320                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 321                         /* enable automatic crossover */
 322                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 323                 } else {
 324                         /* disable energy detect */
 325                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 326
 327                         /* enable automatic crossover */
 328                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 329
 330                         if (sky2->autoneg == AUTONEG_ENABLE &&
 331                             hw->chip_id == CHIP_ID_YUKON_XL) {
 332                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 333                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 334                         }
 335                 }
 336         } else {
 337                 /* workaround for deviation #4.88 (CRC errors) */
 338                 /* disable Automatic Crossover */
 339
 340                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 341         }
 342
 343         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 344
 345         /* special setup for PHY 88E1112 Fiber */
 346         if (hw->chip_id == CHIP_ID_YUKON_XL && !sky2_is_copper(hw)) {
 347                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 348
 349                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 350                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 351                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 352                 ctrl &= ~PHY_M_MAC_MD_MSK;
 353                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 354                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 355
 356                 if (hw->pmd_type  == 'P') {
 357                         /* select page 1 to access Fiber registers */
 358                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 359
 360                         /* for SFP-module set SIGDET polarity to low */
 361                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 362                         ctrl |= PHY_M_FIB_SIGD_POL;
 363                         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 364                 }
 365
 366                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 367         }
 368
 369         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 370         if (sky2->autoneg == AUTONEG_DISABLE)
 371                 ctrl &= ~PHY_CT_ANE;
 372         else
 373                 ctrl |= PHY_CT_ANE;
 374
 375         ctrl |= PHY_CT_RESET;
 376         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 377
 378         ctrl = 0;
 379         ct1000 = 0;
 380         adv = PHY_AN_CSMA;
 381
 382         if (sky2->autoneg == AUTONEG_ENABLE) {
 383                 if (sky2_is_copper(hw)) {
 384                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 385                                 ct1000 |= PHY_M_1000C_AFD;
 386                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 387                                 ct1000 |= PHY_M_1000C_AHD;
 388                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 389                                 adv |= PHY_M_AN_100_FD;
 390                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 391                                 adv |= PHY_M_AN_100_HD;
 392                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 393                                 adv |= PHY_M_AN_10_FD;
 394                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 395                                 adv |= PHY_M_AN_10_HD;
 396                 } else {        /* special defines for FIBER (88E1040S only) */
 397                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 398                                 adv |= PHY_M_AN_1000X_AFD;
 399                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 400                                 adv |= PHY_M_AN_1000X_AHD;
 401                 }
 402
 403                 /* Set Flow-control capabilities */
 404                 if (sky2->tx_pause && sky2->rx_pause)
 405                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 406                 else if (sky2->rx_pause && !sky2->tx_pause)
 407                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 408                 else if (!sky2->rx_pause && sky2->tx_pause)
 409                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 410
 411                 /* Restart Auto-negotiation */
 412                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 413         } else {
 414                 /* forced speed/duplex settings */
 415                 ct1000 = PHY_M_1000C_MSE;
 416
 417                 if (sky2->duplex == DUPLEX_FULL)
 418                         ctrl |= PHY_CT_DUP_MD;
 419
 420                 switch (sky2->speed) {
 421                 case SPEED_1000:
 422                         ctrl |= PHY_CT_SP1000;
 423                         break;
 424                 case SPEED_100:
 425                         ctrl |= PHY_CT_SP100;
 426                         break;
 427                 }
 428
 429                 ctrl |= PHY_CT_RESET;
 430         }
 431
 432         if (hw->chip_id != CHIP_ID_YUKON_FE)
 433                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 434
 435         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 436         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 437
 438         /* Setup Phy LED's */
 439         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 440         ledover = 0;
 441
 442         switch (hw->chip_id) {
 443         case CHIP_ID_YUKON_FE:
 444                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 445                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 446
 447                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 448
 449                 /* delete ACT LED control bits */
 450                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 451                 /* change ACT LED control to blink mode */
 452                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 453                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 454                 break;
 455
 456         case CHIP_ID_YUKON_XL:
 457                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 458
 459                 /* select page 3 to access LED control register */
 460                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 461
 462                 /* set LED Function Control register */
 463                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, (PHY_M_LEDC_LOS_CTRL(1) |     /* LINK/ACT */
 464                                                            PHY_M_LEDC_INIT_CTRL(7) |    /* 10 Mbps */
 465                                                            PHY_M_LEDC_STA1_CTRL(7) |    /* 100 Mbps */
 466                                                            PHY_M_LEDC_STA0_CTRL(7)));   /* 1000 Mbps */
 467
 468                 /* set Polarity Control register */
 469                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 470                              (PHY_M_POLC_LS1_P_MIX(4) |
 471                               PHY_M_POLC_IS0_P_MIX(4) |
 472                               PHY_M_POLC_LOS_CTRL(2) |
 473                               PHY_M_POLC_INIT_CTRL(2) |
 474                               PHY_M_POLC_STA1_CTRL(2) |
 475                               PHY_M_POLC_STA0_CTRL(2)));
 476
 477                 /* restore page register */
 478                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 479                 break;
 480
 481         default:
 482                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 483                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 484                 /* turn off the Rx LED (LED_RX) */
 485                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 486         }
 487
 488         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 489                 /* apply fixes in PHY AFE */
 490                 gm_phy_write(hw, port, 22, 255);
 491                 /* increase differential signal amplitude in 10BASE-T */
 492                 gm_phy_write(hw, port, 24, 0xaa99);
 493                 gm_phy_write(hw, port, 23, 0x2011);
 494
 495                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 496                 gm_phy_write(hw, port, 24, 0xa204);
 497                 gm_phy_write(hw, port, 23, 0x2002);
 498
 499                 /* set page register to 0 */
 500                 gm_phy_write(hw, port, 22, 0);
 501         } else {
 502                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 503
 504                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 505                         /* turn on 100 Mbps LED (LED_LINK100) */
 506                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 507                 }
 508
 509                 if (ledover)
 510                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 511
 512         }
 513         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 514         if (sky2->autoneg == AUTONEG_ENABLE)
 515                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 516         else
 517                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 518 }
 519
 520 /* Force a renegotiation */
 521 static void sky2_phy_reinit(struct sky2_port *sky2)
 522 {
 523         down(&sky2->phy_sema);
 524         sky2_phy_init(sky2->hw, sky2->port);
 525         up(&sky2->phy_sema);
 526 }
 527
 528 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 529 {
 530         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 531         u16 reg;
 532         int i;
 533         const u8 *addr = hw->dev[port]->dev_addr;
 534
 535         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 536         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 537
 538         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 539
 540         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 541                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 542                 /* clear GMAC 1 Control reset */
 543                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 544                 do {
 545                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 546                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 547                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 548                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 549                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 550         }
 551
 552         if (sky2->autoneg == AUTONEG_DISABLE) {
 553                 reg = gma_read16(hw, port, GM_GP_CTRL);
 554                 reg |= GM_GPCR_AU_ALL_DIS;
 555                 gma_write16(hw, port, GM_GP_CTRL, reg);
 556                 gma_read16(hw, port, GM_GP_CTRL);
 557
 558                 switch (sky2->speed) {
 559                 case SPEED_1000:
 560                         reg &= ~GM_GPCR_SPEED_100;
 561                         reg |= GM_GPCR_SPEED_1000;
 562                         break;
 563                 case SPEED_100:
 564                         reg &= ~GM_GPCR_SPEED_1000;
 565                         reg |= GM_GPCR_SPEED_100;
 566                         break;
 567                 case SPEED_10:
 568                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 569                         break;
 570                 }
 571
 572                 if (sky2->duplex == DUPLEX_FULL)
 573                         reg |= GM_GPCR_DUP_FULL;
 574         } else
 575                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 576
 577         if (!sky2->tx_pause && !sky2->rx_pause) {
 578                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 579                 reg |=
 580                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 581         } else if (sky2->tx_pause && !sky2->rx_pause) {
 582                 /* disable Rx flow-control */
 583                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 584         }
 585
 586         gma_write16(hw, port, GM_GP_CTRL, reg);
 587
 588         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 589
 590         down(&sky2->phy_sema);
 591         sky2_phy_init(hw, port);
 592         up(&sky2->phy_sema);
 593
 594         /* MIB clear */
 595         reg = gma_read16(hw, port, GM_PHY_ADDR);
 596         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 597
 598         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 599                 gma_read16(hw, port, i);
 600         gma_write16(hw, port, GM_PHY_ADDR, reg);
 601
 602         /* transmit control */
 603         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 604
 605         /* receive control reg: unicast + multicast + no FCS  */
 606         gma_write16(hw, port, GM_RX_CTRL,
 607                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 608
 609         /* transmit flow control */
 610         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 611
 612         /* transmit parameter */
 613         gma_write16(hw, port, GM_TX_PARAM,
 614                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 615                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 616                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 617                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 618
 619         /* serial mode register */
 620         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 621                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 622
 623         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 624                 reg |= GM_SMOD_JUMBO_ENA;
 625
 626         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 627
 628         /* virtual address for data */
 629         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 630
 631         /* physical address: used for pause frames */
 632         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 633
 634         /* ignore counter overflows */
 635         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 636         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 637         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 638
 639         /* Configure Rx MAC FIFO */
 640         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 641         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 642                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 643
 644         /* Flush Rx MAC FIFO on any flow control or error */
 645         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 646
 647         /* Set threshold to 0xa (64 bytes)
 648          *  ASF disabled so no need to do WA dev #4.30
 649          */
 650         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 651
 652         /* Configure Tx MAC FIFO */
 653         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 654         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 655
 656         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 657                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 658                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 659                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 660                         /* set Tx GMAC FIFO Almost Empty Threshold */
 661                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 662                         /* Disable Store & Forward mode for TX */
 663                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 664                 }
 665         }
 666
 667 }
 668
 669 /* Assign Ram Buffer allocation.
 670  * start and end are in units of 4k bytes
 671  * ram registers are in units of 64bit words
 672  */
 673 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 674 {
 675         u32 start, end;
 676
 677         start = startk * 4096/8;
 678         end = (endk * 4096/8) - 1;
 679
 680         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 681         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 682         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 683         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 684         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 685
 686         if (q == Q_R1 || q == Q_R2) {
 687                 u32 space = (endk - startk) * 4096/8;
 688                 u32 tp = space - space/4;
 689
 690                 /* On receive queue's set the thresholds
 691                  * give receiver priority when > 3/4 full
 692                  * send pause when down to 2K
 693                  */
 694                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 695                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 696
 697                 tp = space - 2048/8;
 698                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 699                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 700         } else {
 701                 /* Enable store & forward on Tx queue's because
 702                  * Tx FIFO is only 1K on Yukon
 703                  */
 704                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 705         }
 706
 707         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 708         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 709 }
 710
 711 /* Setup Bus Memory Interface */
 712 static void sky2_qset(struct sky2_hw *hw, u16 q)
 713 {
 714         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 715         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 716         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 717         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 718 }
 719
 720 /* Setup prefetch unit registers. This is the interface between
 721  * hardware and driver list elements
 722  */
 723 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 724                                       u64 addr, u32 last)
 725 {
 726         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 727         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 728         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 729         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 730         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 731         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 732
 733         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 734 }
 735
 736 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 737 {
 738         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 739
 740         sky2->tx_prod = (sky2->tx_prod + 1) % TX_RING_SIZE;
 741         return le;
 742 }
 743
 744 /*
 745  * This is a workaround code taken from SysKonnect sk98lin driver
 746  * to deal with chip bug on Yukon EC rev 0 in the wraparound case.
 747  */
 748 static void sky2_put_idx(struct sky2_hw *hw, unsigned q,
 749                                 u16 idx, u16 *last, u16 size)
 750 {
 751         wmb();
 752         if (is_ec_a1(hw) && idx < *last) {
 753                 u16 hwget = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
 754
 755                 if (hwget == 0) {
 756                         /* Start prefetching again */
 757                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 0xe0);
 758                         goto setnew;
 759                 }
 760
 761                 if (hwget == size - 1) {
 762                         /* set watermark to one list element */
 763                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 8);
 764
 765                         /* set put index to first list element */
 766                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), 0);
 767                 } else          /* have hardware go to end of list */
 768                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX),
 769                                      size - 1);
 770         } else {
 771 setnew:
 772                 sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 773         }
 774         *last = idx;
 775         mmiowb();
 776 }
 777
 778
 779 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 780 {
 781         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 782         sky2->rx_put = (sky2->rx_put + 1) % RX_LE_SIZE;
 783         return le;
 784 }
 785
 786 /* Return high part of DMA address (could be 32 or 64 bit) */
 787 static inline u32 high32(dma_addr_t a)
 788 {
 789         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 790 }
 791
 792 /* Build description to hardware about buffer */
 793 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 794 {
 795         struct sky2_rx_le *le;
 796         u32 hi = high32(map);
 797         u16 len = sky2->rx_bufsize;
 798
 799         if (sky2->rx_addr64 != hi) {
 800                 le = sky2_next_rx(sky2);
 801                 le->addr = cpu_to_le32(hi);
 802                 le->ctrl = 0;
 803                 le->opcode = OP_ADDR64 | HW_OWNER;
 804                 sky2->rx_addr64 = high32(map + len);
 805         }
 806
 807         le = sky2_next_rx(sky2);
 808         le->addr = cpu_to_le32((u32) map);
 809         le->length = cpu_to_le16(len);
 810         le->ctrl = 0;
 811         le->opcode = OP_PACKET | HW_OWNER;
 812 }
 813
 814
 815 /* Tell chip where to start receive checksum.
 816  * Actually has two checksums, but set both same to avoid possible byte
 817  * order problems.
 818  */
 819 static void rx_set_checksum(struct sky2_port *sky2)
 820 {
 821         struct sky2_rx_le *le;
 822
 823         le = sky2_next_rx(sky2);
 824         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 825         le->ctrl = 0;
 826         le->opcode = OP_TCPSTART | HW_OWNER;
 827
 828         sky2_write32(sky2->hw,
 829                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 830                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 831
 832 }
 833
 834 /*
 835  * The RX Stop command will not work for Yukon-2 if the BMU does not
 836  * reach the end of packet and since we can't make sure that we have
 837  * incoming data, we must reset the BMU while it is not doing a DMA
 838  * transfer. Since it is possible that the RX path is still active,
 839  * the RX RAM buffer will be stopped first, so any possible incoming
 840  * data will not trigger a DMA. After the RAM buffer is stopped, the
 841  * BMU is polled until any DMA in progress is ended and only then it
 842  * will be reset.
 843  */
 844 static void sky2_rx_stop(struct sky2_port *sky2)
 845 {
 846         struct sky2_hw *hw = sky2->hw;
 847         unsigned rxq = rxqaddr[sky2->port];
 848         int i;
 849
 850         /* disable the RAM Buffer receive queue */
 851         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 852
 853         for (i = 0; i < 0xffff; i++)
 854                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 855                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 856                         goto stopped;
 857
 858         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 859                sky2->netdev->name);
 860 stopped:
 861         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 862
 863         /* reset the Rx prefetch unit */
 864         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 865 }
 866
 867 /* Clean out receive buffer area, assumes receiver hardware stopped */
 868 static void sky2_rx_clean(struct sky2_port *sky2)
 869 {
 870         unsigned i;
 871
 872         memset(sky2->rx_le, 0, RX_LE_BYTES);
 873         for (i = 0; i < sky2->rx_pending; i++) {
 874                 struct ring_info *re = sky2->rx_ring + i;
 875
 876                 if (re->skb) {
 877                         pci_unmap_single(sky2->hw->pdev,
 878                                          re->mapaddr, sky2->rx_bufsize,
 879                                          PCI_DMA_FROMDEVICE);
 880                         kfree_skb(re->skb);
 881                         re->skb = NULL;
 882                 }
 883         }
 884 }
 885
 886 /* Basic MII support */
 887 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 888 {
 889         struct mii_ioctl_data *data = if_mii(ifr);
 890         struct sky2_port *sky2 = netdev_priv(dev);
 891         struct sky2_hw *hw = sky2->hw;
 892         int err = -EOPNOTSUPP;
 893
 894         if (!netif_running(dev))
 895                 return -ENODEV; /* Phy still in reset */
 896
 897         switch(cmd) {
 898         case SIOCGMIIPHY:
 899                 data->phy_id = PHY_ADDR_MARV;
 900
 901                 /* fallthru */
 902         case SIOCGMIIREG: {
 903                 u16 val = 0;
 904
 905                 down(&sky2->phy_sema);
 906                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 907                 up(&sky2->phy_sema);
 908
 909                 data->val_out = val;
 910                 break;
 911         }
 912
 913         case SIOCSMIIREG:
 914                 if (!capable(CAP_NET_ADMIN))
 915                         return -EPERM;
 916
 917                 down(&sky2->phy_sema);
 918                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 919                                    data->val_in);
 920                 up(&sky2->phy_sema);
 921                 break;
 922         }
 923         return err;
 924 }
 925
 926 #ifdef SKY2_VLAN_TAG_USED
 927 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 928 {
 929         struct sky2_port *sky2 = netdev_priv(dev);
 930         struct sky2_hw *hw = sky2->hw;
 931         u16 port = sky2->port;
 932
 933         spin_lock_bh(&sky2->tx_lock);
 934
 935         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 936         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 937         sky2->vlgrp = grp;
 938
 939         spin_unlock_bh(&sky2->tx_lock);
 940 }
 941
 942 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 943 {
 944         struct sky2_port *sky2 = netdev_priv(dev);
 945         struct sky2_hw *hw = sky2->hw;
 946         u16 port = sky2->port;
 947
 948         spin_lock_bh(&sky2->tx_lock);
 949
 950         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 951         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 952         if (sky2->vlgrp)
 953                 sky2->vlgrp->vlan_devices[vid] = NULL;
 954
 955         spin_unlock_bh(&sky2->tx_lock);
 956 }
 957 #endif
 958
 959 /*
 960  * It appears the hardware has a bug in the FIFO logic that
 961  * cause it to hang if the FIFO gets overrun and the receive buffer
 962  * is not aligned. Also dev_alloc_skb() won't align properly if slab
 963  * debugging is enabled.
 964  */
 965 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 966 {
 967         struct sk_buff *skb;
 968
 969         skb = __dev_alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 970         if (likely(skb)) {
 971                 unsigned long p = (unsigned long) skb->data;
 972                 skb_reserve(skb,
 973                         ((p + RX_SKB_ALIGN - 1) & ~(RX_SKB_ALIGN - 1)) - p);
 974         }
 975
 976         return skb;
 977 }
 978
 979 /*
 980  * Allocate and setup receiver buffer pool.
 981  * In case of 64 bit dma, there are 2X as many list elements
 982  * available as ring entries
 983  * and need to reserve one list element so we don't wrap around.
 984  */
 985 static int sky2_rx_start(struct sky2_port *sky2)
 986 {
 987         struct sky2_hw *hw = sky2->hw;
 988         unsigned rxq = rxqaddr[sky2->port];
 989         int i;
 990
 991         sky2->rx_put = sky2->rx_next = 0;
 992         sky2_qset(hw, rxq);
 993
 994         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 995                 /* MAC Rx RAM Read is controlled by hardware */
 996                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 997         }
 998
 999         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1000
1001         rx_set_checksum(sky2);
1002         for (i = 0; i < sky2->rx_pending; i++) {
1003                 struct ring_info *re = sky2->rx_ring + i;
1004
1005                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
1006                 if (!re->skb)
1007                         goto nomem;
1008
1009                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
1010                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1011                 sky2_rx_add(sky2, re->mapaddr);
1012         }
1013
1014         /* Truncate oversize frames */
1015         sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), sky2->rx_bufsize - 8);
1016         sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1017
1018         /* Tell chip about available buffers */
1019         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1020         sky2->rx_last_put = sky2_read16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX));
1021         return 0;
1022 nomem:
1023         sky2_rx_clean(sky2);
1024         return -ENOMEM;
1025 }
1026
1027 /* Bring up network interface. */
1028 static int sky2_up(struct net_device *dev)
1029 {
1030         struct sky2_port *sky2 = netdev_priv(dev);
1031         struct sky2_hw *hw = sky2->hw;
1032         unsigned port = sky2->port;
1033         u32 ramsize, rxspace;
1034         int err = -ENOMEM;
1035
1036         if (netif_msg_ifup(sky2))
1037                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1038
1039         /* must be power of 2 */
1040         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1041                                            TX_RING_SIZE *
1042                                            sizeof(struct sky2_tx_le),
1043                                            &sky2->tx_le_map);
1044         if (!sky2->tx_le)
1045                 goto err_out;
1046
1047         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1048                                 GFP_KERNEL);
1049         if (!sky2->tx_ring)
1050                 goto err_out;
1051         sky2->tx_prod = sky2->tx_cons = 0;
1052
1053         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1054                                            &sky2->rx_le_map);
1055         if (!sky2->rx_le)
1056                 goto err_out;
1057         memset(sky2->rx_le, 0, RX_LE_BYTES);
1058
1059         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1060                                 GFP_KERNEL);
1061         if (!sky2->rx_ring)
1062                 goto err_out;
1063
1064         sky2_mac_init(hw, port);
1065
1066         /* Determine available ram buffer space (in 4K blocks).
1067          * Note: not sure about the FE setting below yet
1068          */
1069         if (hw->chip_id == CHIP_ID_YUKON_FE)
1070                 ramsize = 4;
1071         else
1072                 ramsize = sky2_read8(hw, B2_E_0);
1073
1074         /* Give transmitter one third (rounded up) */
1075         rxspace = ramsize - (ramsize + 2) / 3;
1076
1077         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1078         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1079
1080         /* Make sure SyncQ is disabled */
1081         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1082                     RB_RST_SET);
1083
1084         sky2_qset(hw, txqaddr[port]);
1085
1086         /* Set almost empty threshold */
1087         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1088                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1089
1090         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1091                            TX_RING_SIZE - 1);
1092
1093         err = sky2_rx_start(sky2);
1094         if (err)
1095                 goto err_out;
1096
1097         /* Enable interrupts from phy/mac for port */
1098         spin_lock_irq(&hw->hw_lock);
1099         hw->intr_mask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1100         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1101         spin_unlock_irq(&hw->hw_lock);
1102         return 0;
1103
1104 err_out:
1105         if (sky2->rx_le) {
1106                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1107                                     sky2->rx_le, sky2->rx_le_map);
1108                 sky2->rx_le = NULL;
1109         }
1110         if (sky2->tx_le) {
1111                 pci_free_consistent(hw->pdev,
1112                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1113                                     sky2->tx_le, sky2->tx_le_map);
1114                 sky2->tx_le = NULL;
1115         }
1116         kfree(sky2->tx_ring);
1117         kfree(sky2->rx_ring);
1118
1119         sky2->tx_ring = NULL;
1120         sky2->rx_ring = NULL;
1121         return err;
1122 }
1123
1124 /* Modular subtraction in ring */
1125 static inline int tx_dist(unsigned tail, unsigned head)
1126 {
1127         return (head - tail) % TX_RING_SIZE;
1128 }
1129
1130 /* Number of list elements available for next tx */
1131 static inline int tx_avail(const struct sky2_port *sky2)
1132 {
1133         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1134 }
1135
1136 /* Estimate of number of transmit list elements required */
1137 static unsigned tx_le_req(const struct sk_buff *skb)
1138 {
1139         unsigned count;
1140
1141         count = sizeof(dma_addr_t) / sizeof(u32);
1142         count += skb_shinfo(skb)->nr_frags * count;
1143
1144         if (skb_shinfo(skb)->tso_size)
1145                 ++count;
1146
1147         if (skb->ip_summed == CHECKSUM_HW)
1148                 ++count;
1149
1150         return count;
1151 }
1152
1153 /*
1154  * Put one packet in ring for transmit.
1155  * A single packet can generate multiple list elements, and
1156  * the number of ring elements will probably be less than the number
1157  * of list elements used.
1158  *
1159  * No BH disabling for tx_lock here (like tg3)
1160  */
1161 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1162 {
1163         struct sky2_port *sky2 = netdev_priv(dev);
1164         struct sky2_hw *hw = sky2->hw;
1165         struct sky2_tx_le *le = NULL;
1166         struct tx_ring_info *re;
1167         unsigned i, len;
1168         int avail;
1169         dma_addr_t mapping;
1170         u32 addr64;
1171         u16 mss;
1172         u8 ctrl;
1173
1174         /* No BH disabling for tx_lock here.  We are running in BH disabled
1175          * context and TX reclaim runs via poll inside of a software
1176          * interrupt, and no related locks in IRQ processing.
1177          */
1178         if (!spin_trylock(&sky2->tx_lock))
1179                 return NETDEV_TX_LOCKED;
1180
1181         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1182                 /* There is a known but harmless race with lockless tx
1183                  * and netif_stop_queue.
1184                  */
1185                 if (!netif_queue_stopped(dev)) {
1186                         netif_stop_queue(dev);
1187                         if (net_ratelimit())
1188                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1189                                        dev->name);
1190                 }
1191                 spin_unlock(&sky2->tx_lock);
1192
1193                 return NETDEV_TX_BUSY;
1194         }
1195
1196         if (unlikely(netif_msg_tx_queued(sky2)))
1197                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1198                        dev->name, sky2->tx_prod, skb->len);
1199
1200         len = skb_headlen(skb);
1201         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1202         addr64 = high32(mapping);
1203
1204         re = sky2->tx_ring + sky2->tx_prod;
1205
1206         /* Send high bits if changed or crosses boundary */
1207         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1208                 le = get_tx_le(sky2);
1209                 le->tx.addr = cpu_to_le32(addr64);
1210                 le->ctrl = 0;
1211                 le->opcode = OP_ADDR64 | HW_OWNER;
1212                 sky2->tx_addr64 = high32(mapping + len);
1213         }
1214
1215         /* Check for TCP Segmentation Offload */
1216         mss = skb_shinfo(skb)->tso_size;
1217         if (mss != 0) {
1218                 /* just drop the packet if non-linear expansion fails */
1219                 if (skb_header_cloned(skb) &&
1220                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1221                         dev_kfree_skb_any(skb);
1222                         goto out_unlock;
1223                 }
1224
1225                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1226                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1227                 mss += ETH_HLEN;
1228         }
1229
1230         if (mss != sky2->tx_last_mss) {
1231                 le = get_tx_le(sky2);
1232                 le->tx.tso.size = cpu_to_le16(mss);
1233                 le->tx.tso.rsvd = 0;
1234                 le->opcode = OP_LRGLEN | HW_OWNER;
1235                 le->ctrl = 0;
1236                 sky2->tx_last_mss = mss;
1237         }
1238
1239         ctrl = 0;
1240 #ifdef SKY2_VLAN_TAG_USED
1241         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1242         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1243                 if (!le) {
1244                         le = get_tx_le(sky2);
1245                         le->tx.addr = 0;
1246                         le->opcode = OP_VLAN|HW_OWNER;
1247                         le->ctrl = 0;
1248                 } else
1249                         le->opcode |= OP_VLAN;
1250                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1251                 ctrl |= INS_VLAN;
1252         }
1253 #endif
1254
1255         /* Handle TCP checksum offload */
1256         if (skb->ip_summed == CHECKSUM_HW) {
1257                 u16 hdr = skb->h.raw - skb->data;
1258                 u16 offset = hdr + skb->csum;
1259
1260                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1261                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1262                         ctrl |= UDPTCP;
1263
1264                 le = get_tx_le(sky2);
1265                 le->tx.csum.start = cpu_to_le16(hdr);
1266                 le->tx.csum.offset = cpu_to_le16(offset);
1267                 le->length = 0; /* initial checksum value */
1268                 le->ctrl = 1;   /* one packet */
1269                 le->opcode = OP_TCPLISW | HW_OWNER;
1270         }
1271
1272         le = get_tx_le(sky2);
1273         le->tx.addr = cpu_to_le32((u32) mapping);
1274         le->length = cpu_to_le16(len);
1275         le->ctrl = ctrl;
1276         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1277
1278         /* Record the transmit mapping info */
1279         re->skb = skb;
1280         pci_unmap_addr_set(re, mapaddr, mapping);
1281
1282         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1283                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1284                 struct tx_ring_info *fre;
1285
1286                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1287                                        frag->size, PCI_DMA_TODEVICE);
1288                 addr64 = high32(mapping);
1289                 if (addr64 != sky2->tx_addr64) {
1290                         le = get_tx_le(sky2);
1291                         le->tx.addr = cpu_to_le32(addr64);
1292                         le->ctrl = 0;
1293                         le->opcode = OP_ADDR64 | HW_OWNER;
1294                         sky2->tx_addr64 = addr64;
1295                 }
1296
1297                 le = get_tx_le(sky2);
1298                 le->tx.addr = cpu_to_le32((u32) mapping);
1299                 le->length = cpu_to_le16(frag->size);
1300                 le->ctrl = ctrl;
1301                 le->opcode = OP_BUFFER | HW_OWNER;
1302
1303                 fre = sky2->tx_ring
1304                     + ((re - sky2->tx_ring) + i + 1) % TX_RING_SIZE;
1305                 pci_unmap_addr_set(fre, mapaddr, mapping);
1306         }
1307
1308         re->idx = sky2->tx_prod;
1309         le->ctrl |= EOP;
1310
1311         avail = tx_avail(sky2);
1312         if (mss != 0 || avail < TX_MIN_PENDING) {
1313                 le->ctrl |= FRC_STAT;
1314                 if (avail <= MAX_SKB_TX_LE)
1315                         netif_stop_queue(dev);
1316         }
1317
1318         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod,
1319                      &sky2->tx_last_put, TX_RING_SIZE);
1320
1321 out_unlock:
1322         spin_unlock(&sky2->tx_lock);
1323
1324         dev->trans_start = jiffies;
1325         return NETDEV_TX_OK;
1326 }
1327
1328 /*
1329  * Free ring elements from starting at tx_cons until "done"
1330  *
1331  * NB: the hardware will tell us about partial completion of multi-part
1332  *     buffers; these are deferred until completion.
1333  */
1334 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1335 {
1336         struct net_device *dev = sky2->netdev;
1337         struct pci_dev *pdev = sky2->hw->pdev;
1338         u16 nxt, put;
1339         unsigned i;
1340
1341         BUG_ON(done >= TX_RING_SIZE);
1342
1343         if (unlikely(netif_msg_tx_done(sky2)))
1344                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1345                        dev->name, done);
1346
1347         for (put = sky2->tx_cons; put != done; put = nxt) {
1348                 struct tx_ring_info *re = sky2->tx_ring + put;
1349                 struct sk_buff *skb = re->skb;
1350
1351                 nxt = re->idx;
1352                 BUG_ON(nxt >= TX_RING_SIZE);
1353                 prefetch(sky2->tx_ring + nxt);
1354
1355                 /* Check for partial status */
1356                 if (tx_dist(put, done) < tx_dist(put, nxt))
1357                         break;
1358
1359                 skb = re->skb;
1360                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1361                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1362
1363                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1364                         struct tx_ring_info *fre;
1365                         fre = sky2->tx_ring + (put + i + 1) % TX_RING_SIZE;
1366                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1367                                        skb_shinfo(skb)->frags[i].size,
1368                                        PCI_DMA_TODEVICE);
1369                 }
1370
1371                 dev_kfree_skb_any(skb);
1372         }
1373
1374         sky2->tx_cons = put;
1375         if (netif_queue_stopped(dev) && tx_avail(sky2) > MAX_SKB_TX_LE)
1376                 netif_wake_queue(dev);
1377 }
1378
1379 /* Cleanup all untransmitted buffers, assume transmitter not running */
1380 static void sky2_tx_clean(struct sky2_port *sky2)
1381 {
1382         spin_lock_bh(&sky2->tx_lock);
1383         sky2_tx_complete(sky2, sky2->tx_prod);
1384         spin_unlock_bh(&sky2->tx_lock);
1385 }
1386
1387 /* Network shutdown */
1388 static int sky2_down(struct net_device *dev)
1389 {
1390         struct sky2_port *sky2 = netdev_priv(dev);
1391         struct sky2_hw *hw = sky2->hw;
1392         unsigned port = sky2->port;
1393         u16 ctrl;
1394
1395         /* Never really got started! */
1396         if (!sky2->tx_le)
1397                 return 0;
1398
1399         if (netif_msg_ifdown(sky2))
1400                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1401
1402         /* Stop more packets from being queued */
1403         netif_stop_queue(dev);
1404
1405         /* Disable port IRQ */
1406         spin_lock_irq(&hw->hw_lock);
1407         hw->intr_mask &= ~((sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1408         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1409         spin_unlock_irq(&hw->hw_lock);
1410
1411         flush_scheduled_work();
1412
1413         sky2_phy_reset(hw, port);
1414
1415         /* Stop transmitter */
1416         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1417         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1418
1419         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1420                      RB_RST_SET | RB_DIS_OP_MD);
1421
1422         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1423         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1424         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1425
1426         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1427
1428         /* Workaround shared GMAC reset */
1429         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1430               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1431                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1432
1433         /* Disable Force Sync bit and Enable Alloc bit */
1434         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1435                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1436
1437         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1438         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1439         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1440
1441         /* Reset the PCI FIFO of the async Tx queue */
1442         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1443                      BMU_RST_SET | BMU_FIFO_RST);
1444
1445         /* Reset the Tx prefetch units */
1446         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1447                      PREF_UNIT_RST_SET);
1448
1449         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1450
1451         sky2_rx_stop(sky2);
1452
1453         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1454         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1455
1456         /* turn off LED's */
1457         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1458
1459         synchronize_irq(hw->pdev->irq);
1460
1461         sky2_tx_clean(sky2);
1462         sky2_rx_clean(sky2);
1463
1464         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1465                             sky2->rx_le, sky2->rx_le_map);
1466         kfree(sky2->rx_ring);
1467
1468         pci_free_consistent(hw->pdev,
1469                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1470                             sky2->tx_le, sky2->tx_le_map);
1471         kfree(sky2->tx_ring);
1472
1473         sky2->tx_le = NULL;
1474         sky2->rx_le = NULL;
1475
1476         sky2->rx_ring = NULL;
1477         sky2->tx_ring = NULL;
1478
1479         return 0;
1480 }
1481
1482 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1483 {
1484         if (!sky2_is_copper(hw))
1485                 return SPEED_1000;
1486
1487         if (hw->chip_id == CHIP_ID_YUKON_FE)
1488                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1489
1490         switch (aux & PHY_M_PS_SPEED_MSK) {
1491         case PHY_M_PS_SPEED_1000:
1492                 return SPEED_1000;
1493         case PHY_M_PS_SPEED_100:
1494                 return SPEED_100;
1495         default:
1496                 return SPEED_10;
1497         }
1498 }
1499
1500 static void sky2_link_up(struct sky2_port *sky2)
1501 {
1502         struct sky2_hw *hw = sky2->hw;
1503         unsigned port = sky2->port;
1504         u16 reg;
1505
1506         /* Enable Transmit FIFO Underrun */
1507         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1508
1509         reg = gma_read16(hw, port, GM_GP_CTRL);
1510         if (sky2->autoneg == AUTONEG_DISABLE) {
1511                 reg |= GM_GPCR_AU_ALL_DIS;
1512
1513                 /* Is write/read necessary?  Copied from sky2_mac_init */
1514                 gma_write16(hw, port, GM_GP_CTRL, reg);
1515                 gma_read16(hw, port, GM_GP_CTRL);
1516
1517                 switch (sky2->speed) {
1518                 case SPEED_1000:
1519                         reg &= ~GM_GPCR_SPEED_100;
1520                         reg |= GM_GPCR_SPEED_1000;
1521                         break;
1522                 case SPEED_100:
1523                         reg &= ~GM_GPCR_SPEED_1000;
1524                         reg |= GM_GPCR_SPEED_100;
1525                         break;
1526                 case SPEED_10:
1527                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1528                         break;
1529                 }
1530         } else
1531                 reg &= ~GM_GPCR_AU_ALL_DIS;
1532
1533         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1534                 reg |= GM_GPCR_DUP_FULL;
1535
1536         /* enable Rx/Tx */
1537         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1538         gma_write16(hw, port, GM_GP_CTRL, reg);
1539         gma_read16(hw, port, GM_GP_CTRL);
1540
1541         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1542
1543         netif_carrier_on(sky2->netdev);
1544         netif_wake_queue(sky2->netdev);
1545
1546         /* Turn on link LED */
1547         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1548                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1549
1550         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1551                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1552
1553                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1554                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, PHY_M_LEDC_LOS_CTRL(1) |      /* LINK/ACT */
1555                              PHY_M_LEDC_INIT_CTRL(sky2->speed ==
1556                                                   SPEED_10 ? 7 : 0) |
1557                              PHY_M_LEDC_STA1_CTRL(sky2->speed ==
1558                                                   SPEED_100 ? 7 : 0) |
1559                              PHY_M_LEDC_STA0_CTRL(sky2->speed ==
1560                                                   SPEED_1000 ? 7 : 0));
1561                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1562         }
1563
1564         if (netif_msg_link(sky2))
1565                 printk(KERN_INFO PFX
1566                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1567                        sky2->netdev->name, sky2->speed,
1568                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1569                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1570                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1571 }
1572
1573 static void sky2_link_down(struct sky2_port *sky2)
1574 {
1575         struct sky2_hw *hw = sky2->hw;
1576         unsigned port = sky2->port;
1577         u16 reg;
1578
1579         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1580
1581         reg = gma_read16(hw, port, GM_GP_CTRL);
1582         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1583         gma_write16(hw, port, GM_GP_CTRL, reg);
1584         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1585
1586         if (sky2->rx_pause && !sky2->tx_pause) {
1587                 /* restore Asymmetric Pause bit */
1588                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1589                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1590                              | PHY_M_AN_ASP);
1591         }
1592
1593         netif_carrier_off(sky2->netdev);
1594         netif_stop_queue(sky2->netdev);
1595
1596         /* Turn on link LED */
1597         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1598
1599         if (netif_msg_link(sky2))
1600                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1601         sky2_phy_init(hw, port);
1602 }
1603
1604 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1605 {
1606         struct sky2_hw *hw = sky2->hw;
1607         unsigned port = sky2->port;
1608         u16 lpa;
1609
1610         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1611
1612         if (lpa & PHY_M_AN_RF) {
1613                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1614                 return -1;
1615         }
1616
1617         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1618             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1619                 printk(KERN_ERR PFX "%s: master/slave fault",
1620                        sky2->netdev->name);
1621                 return -1;
1622         }
1623
1624         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1625                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1626                        sky2->netdev->name);
1627                 return -1;
1628         }
1629
1630         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1631
1632         sky2->speed = sky2_phy_speed(hw, aux);
1633
1634         /* Pause bits are offset (9..8) */
1635         if (hw->chip_id == CHIP_ID_YUKON_XL)
1636                 aux >>= 6;
1637
1638         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1639         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1640
1641         if ((sky2->tx_pause || sky2->rx_pause)
1642             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1643                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1644         else
1645                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1646
1647         return 0;
1648 }
1649
1650 /*
1651  * Interrupt from PHY are handled outside of interrupt context
1652  * because accessing phy registers requires spin wait which might
1653  * cause excess interrupt latency.
1654  */
1655 static void sky2_phy_task(void *arg)
1656 {
1657         struct sky2_port *sky2 = arg;
1658         struct sky2_hw *hw = sky2->hw;
1659         u16 istatus, phystat;
1660
1661         down(&sky2->phy_sema);
1662         istatus = gm_phy_read(hw, sky2->port, PHY_MARV_INT_STAT);
1663         phystat = gm_phy_read(hw, sky2->port, PHY_MARV_PHY_STAT);
1664
1665         if (netif_msg_intr(sky2))
1666                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1667                        sky2->netdev->name, istatus, phystat);
1668
1669         if (istatus & PHY_M_IS_AN_COMPL) {
1670                 if (sky2_autoneg_done(sky2, phystat) == 0)
1671                         sky2_link_up(sky2);
1672                 goto out;
1673         }
1674
1675         if (istatus & PHY_M_IS_LSP_CHANGE)
1676                 sky2->speed = sky2_phy_speed(hw, phystat);
1677
1678         if (istatus & PHY_M_IS_DUP_CHANGE)
1679                 sky2->duplex =
1680                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1681
1682         if (istatus & PHY_M_IS_LST_CHANGE) {
1683                 if (phystat & PHY_M_PS_LINK_UP)
1684                         sky2_link_up(sky2);
1685                 else
1686                         sky2_link_down(sky2);
1687         }
1688 out:
1689         up(&sky2->phy_sema);
1690
1691         spin_lock_irq(&hw->hw_lock);
1692         hw->intr_mask |= (sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2;
1693         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1694         spin_unlock_irq(&hw->hw_lock);
1695 }
1696
1697
1698 /* Transmit timeout is only called if we are running, carries is up
1699  * and tx queue is full (stopped).
1700  */
1701 static void sky2_tx_timeout(struct net_device *dev)
1702 {
1703         struct sky2_port *sky2 = netdev_priv(dev);
1704         struct sky2_hw *hw = sky2->hw;
1705         unsigned txq = txqaddr[sky2->port];
1706         u16 ridx;
1707
1708         /* Maybe we just missed an status interrupt */
1709         spin_lock(&sky2->tx_lock);
1710         ridx = sky2_read16(hw,
1711                            sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1712         sky2_tx_complete(sky2, ridx);
1713         spin_unlock(&sky2->tx_lock);
1714
1715         if (!netif_queue_stopped(dev)) {
1716                 if (net_ratelimit())
1717                         pr_info(PFX "transmit interrupt missed? recovered\n");
1718                 return;
1719         }
1720
1721         if (netif_msg_timer(sky2))
1722                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1723
1724         sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1725         sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1726
1727         sky2_tx_clean(sky2);
1728
1729         sky2_qset(hw, txq);
1730         sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1731 }
1732
1733
1734 #define roundup(x, y)   ((((x)+((y)-1))/(y))*(y))
1735 /* Want receive buffer size to be multiple of 64 bits
1736  * and incl room for vlan and truncation
1737  */
1738 static inline unsigned sky2_buf_size(int mtu)
1739 {
1740         return roundup(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1741 }
1742
1743 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1744 {
1745         struct sky2_port *sky2 = netdev_priv(dev);
1746         struct sky2_hw *hw = sky2->hw;
1747         int err;
1748         u16 ctl, mode;
1749
1750         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1751                 return -EINVAL;
1752
1753         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1754                 return -EINVAL;
1755
1756         if (!netif_running(dev)) {
1757                 dev->mtu = new_mtu;
1758                 return 0;
1759         }
1760
1761         sky2_write32(hw, B0_IMSK, 0);
1762
1763         dev->trans_start = jiffies;     /* prevent tx timeout */
1764         netif_stop_queue(dev);
1765         netif_poll_disable(hw->dev[0]);
1766
1767         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1768         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1769         sky2_rx_stop(sky2);
1770         sky2_rx_clean(sky2);
1771
1772         dev->mtu = new_mtu;
1773         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1774         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1775                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1776
1777         if (dev->mtu > ETH_DATA_LEN)
1778                 mode |= GM_SMOD_JUMBO_ENA;
1779
1780         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1781
1782         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1783
1784         err = sky2_rx_start(sky2);
1785         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1786
1787         if (err)
1788                 dev_close(dev);
1789         else {
1790                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1791
1792                 netif_poll_enable(hw->dev[0]);
1793                 netif_wake_queue(dev);
1794         }
1795
1796         return err;
1797 }
1798
1799 /*
1800  * Receive one packet.
1801  * For small packets or errors, just reuse existing skb.
1802  * For larger packets, get new buffer.
1803  */
1804 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1805                                     u16 length, u32 status)
1806 {
1807         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1808         struct sk_buff *skb = NULL;
1809
1810         if (unlikely(netif_msg_rx_status(sky2)))
1811                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1812                        sky2->netdev->name, sky2->rx_next, status, length);
1813
1814         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1815         prefetch(sky2->rx_ring + sky2->rx_next);
1816
1817         if (status & GMR_FS_ANY_ERR)
1818                 goto error;
1819
1820         if (!(status & GMR_FS_RX_OK))
1821                 goto resubmit;
1822
1823         if (length > sky2->netdev->mtu + ETH_HLEN)
1824                 goto oversize;
1825
1826         if (length < copybreak) {
1827                 skb = dev_alloc_skb(length + 2);
1828                 if (!skb)
1829                         goto resubmit;
1830
1831                 skb_reserve(skb, 2);
1832                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1833                                             length, PCI_DMA_FROMDEVICE);
1834                 memcpy(skb->data, re->skb->data, length);
1835                 skb->ip_summed = re->skb->ip_summed;
1836                 skb->csum = re->skb->csum;
1837                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1838                                                length, PCI_DMA_FROMDEVICE);
1839         } else {
1840                 struct sk_buff *nskb;
1841
1842                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1843                 if (!nskb)
1844                         goto resubmit;
1845
1846                 skb = re->skb;
1847                 re->skb = nskb;
1848                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1849                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1850                 prefetch(skb->data);
1851
1852                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1853                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1854         }
1855
1856         skb_put(skb, length);
1857 resubmit:
1858         re->skb->ip_summed = CHECKSUM_NONE;
1859         sky2_rx_add(sky2, re->mapaddr);
1860
1861         /* Tell receiver about new buffers. */
1862         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put,
1863                      &sky2->rx_last_put, RX_LE_SIZE);
1864
1865         return skb;
1866
1867 oversize:
1868         ++sky2->net_stats.rx_over_errors;
1869         goto resubmit;
1870
1871 error:
1872         ++sky2->net_stats.rx_errors;
1873
1874         if (netif_msg_rx_err(sky2) && net_ratelimit())
1875                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1876                        sky2->netdev->name, status, length);
1877
1878         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1879                 sky2->net_stats.rx_length_errors++;
1880         if (status & GMR_FS_FRAGMENT)
1881                 sky2->net_stats.rx_frame_errors++;
1882         if (status & GMR_FS_CRC_ERR)
1883                 sky2->net_stats.rx_crc_errors++;
1884         if (status & GMR_FS_RX_FF_OV)
1885                 sky2->net_stats.rx_fifo_errors++;
1886
1887         goto resubmit;
1888 }
1889
1890 /*
1891  * Check for transmit complete
1892  */
1893 #define TX_NO_STATUS    0xffff
1894
1895 static void sky2_tx_check(struct sky2_hw *hw, int port, u16 last)
1896 {
1897         if (last != TX_NO_STATUS) {
1898                 struct net_device *dev = hw->dev[port];
1899                 if (dev && netif_running(dev)) {
1900                         struct sky2_port *sky2 = netdev_priv(dev);
1901
1902                         spin_lock(&sky2->tx_lock);
1903                         sky2_tx_complete(sky2, last);
1904                         spin_unlock(&sky2->tx_lock);
1905                 }
1906         }
1907 }
1908
1909 /*
1910  * Both ports share the same status interrupt, therefore there is only
1911  * one poll routine.
1912  */
1913 static int sky2_poll(struct net_device *dev0, int *budget)
1914 {
1915         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
1916         unsigned int to_do = min(dev0->quota, *budget);
1917         unsigned int work_done = 0;
1918         u16 hwidx;
1919         u16 tx_done[2] = { TX_NO_STATUS, TX_NO_STATUS };
1920
1921         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
1922
1923         /*
1924          * Kick the STAT_LEV_TIMER_CTRL timer.
1925          * This fixes my hangs on Yukon-EC (0xb6) rev 1.
1926          * The if clause is there to start the timer only if it has been
1927          * configured correctly and not been disabled via ethtool.
1928          */
1929         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_START) {
1930                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
1931                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
1932         }
1933
1934         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1935         BUG_ON(hwidx >= STATUS_RING_SIZE);
1936         rmb();
1937
1938         while (hwidx != hw->st_idx) {
1939                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1940                 struct net_device *dev;
1941                 struct sky2_port *sky2;
1942                 struct sk_buff *skb;
1943                 u32 status;
1944                 u16 length;
1945
1946                 le = hw->st_le + hw->st_idx;
1947                 hw->st_idx = (hw->st_idx + 1) % STATUS_RING_SIZE;
1948                 prefetch(hw->st_le + hw->st_idx);
1949
1950                 BUG_ON(le->link >= 2);
1951                 dev = hw->dev[le->link];
1952                 if (dev == NULL || !netif_running(dev))
1953                         continue;
1954
1955                 sky2 = netdev_priv(dev);
1956                 status = le32_to_cpu(le->status);
1957                 length = le16_to_cpu(le->length);
1958
1959                 switch (le->opcode & ~HW_OWNER) {
1960                 case OP_RXSTAT:
1961                         skb = sky2_receive(sky2, length, status);
1962                         if (!skb)
1963                                 break;
1964
1965                         skb->dev = dev;
1966                         skb->protocol = eth_type_trans(skb, dev);
1967                         dev->last_rx = jiffies;
1968
1969 #ifdef SKY2_VLAN_TAG_USED
1970                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1971                                 vlan_hwaccel_receive_skb(skb,
1972                                                          sky2->vlgrp,
1973                                                          be16_to_cpu(sky2->rx_tag));
1974                         } else
1975 #endif
1976                                 netif_receive_skb(skb);
1977
1978                         if (++work_done >= to_do)
1979                                 goto exit_loop;
1980                         break;
1981
1982 #ifdef SKY2_VLAN_TAG_USED
1983                 case OP_RXVLAN:
1984                         sky2->rx_tag = length;
1985                         break;
1986
1987                 case OP_RXCHKSVLAN:
1988                         sky2->rx_tag = length;
1989                         /* fall through */
1990 #endif
1991                 case OP_RXCHKS:
1992                         skb = sky2->rx_ring[sky2->rx_next].skb;
1993                         skb->ip_summed = CHECKSUM_HW;
1994                         skb->csum = le16_to_cpu(status);
1995                         break;
1996
1997                 case OP_TXINDEXLE:
1998                         /* TX index reports status for both ports */
1999                         tx_done[0] = status & 0xffff;
2000                         tx_done[1] = ((status >> 24) & 0xff)
2001                                 | (u16)(length & 0xf) << 8;
2002                         break;
2003
2004                 default:
2005                         if (net_ratelimit())
2006                                 printk(KERN_WARNING PFX
2007                                        "unknown status opcode 0x%x\n", le->opcode);
2008                         break;
2009                 }
2010         }
2011
2012 exit_loop:
2013         sky2_tx_check(hw, 0, tx_done[0]);
2014         sky2_tx_check(hw, 1, tx_done[1]);
2015
2016         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2017                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2018                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2019         }
2020
2021         if (likely(work_done < to_do)) {
2022                 spin_lock_irq(&hw->hw_lock);
2023                 __netif_rx_complete(dev0);
2024
2025                 hw->intr_mask |= Y2_IS_STAT_BMU;
2026                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
2027                 spin_unlock_irq(&hw->hw_lock);
2028
2029                 return 0;
2030         } else {
2031                 *budget -= work_done;
2032                 dev0->quota -= work_done;
2033                 return 1;
2034         }
2035 }
2036
2037 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2038 {
2039         struct net_device *dev = hw->dev[port];
2040
2041         if (net_ratelimit())
2042                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2043                        dev->name, status);
2044
2045         if (status & Y2_IS_PAR_RD1) {
2046                 if (net_ratelimit())
2047                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2048                                dev->name);
2049                 /* Clear IRQ */
2050                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2051         }
2052
2053         if (status & Y2_IS_PAR_WR1) {
2054                 if (net_ratelimit())
2055                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2056                                dev->name);
2057
2058                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2059         }
2060
2061         if (status & Y2_IS_PAR_MAC1) {
2062                 if (net_ratelimit())
2063                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2064                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2065         }
2066
2067         if (status & Y2_IS_PAR_RX1) {
2068                 if (net_ratelimit())
2069                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2070                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2071         }
2072
2073         if (status & Y2_IS_TCP_TXA1) {
2074                 if (net_ratelimit())
2075                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2076                                dev->name);
2077                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2078         }
2079 }
2080
2081 static void sky2_hw_intr(struct sky2_hw *hw)
2082 {
2083         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2084
2085         if (status & Y2_IS_TIST_OV)
2086                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2087
2088         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2089                 u16 pci_err;
2090
2091                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2092                 if (net_ratelimit())
2093                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2094                                pci_name(hw->pdev), pci_err);
2095
2096                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2097                 sky2_pci_write16(hw, PCI_STATUS,
2098                                       pci_err | PCI_STATUS_ERROR_BITS);
2099                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2100         }
2101
2102         if (status & Y2_IS_PCI_EXP) {
2103                 /* PCI-Express uncorrectable Error occurred */
2104                 u32 pex_err;
2105
2106                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2107
2108                 if (net_ratelimit())
2109                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2110                                pci_name(hw->pdev), pex_err);
2111
2112                 /* clear the interrupt */
2113                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2114                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2115                                        0xffffffffUL);
2116                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2117
2118                 if (pex_err & PEX_FATAL_ERRORS) {
2119                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2120                         hwmsk &= ~Y2_IS_PCI_EXP;
2121                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2122                 }
2123         }
2124
2125         if (status & Y2_HWE_L1_MASK)
2126                 sky2_hw_error(hw, 0, status);
2127         status >>= 8;
2128         if (status & Y2_HWE_L1_MASK)
2129                 sky2_hw_error(hw, 1, status);
2130 }
2131
2132 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2133 {
2134         struct net_device *dev = hw->dev[port];
2135         struct sky2_port *sky2 = netdev_priv(dev);
2136         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2137
2138         if (netif_msg_intr(sky2))
2139                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2140                        dev->name, status);
2141
2142         if (status & GM_IS_RX_FF_OR) {
2143                 ++sky2->net_stats.rx_fifo_errors;
2144                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2145         }
2146
2147         if (status & GM_IS_TX_FF_UR) {
2148                 ++sky2->net_stats.tx_fifo_errors;
2149                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2150         }
2151 }
2152
2153 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2154 {
2155         struct net_device *dev = hw->dev[port];
2156         struct sky2_port *sky2 = netdev_priv(dev);
2157
2158         hw->intr_mask &= ~(port == 0 ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
2159         sky2_write32(hw, B0_IMSK, hw->intr_mask);
2160
2161         schedule_work(&sky2->phy_task);
2162 }
2163
2164 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2165 {
2166         struct sky2_hw *hw = dev_id;
2167         struct net_device *dev0 = hw->dev[0];
2168         u32 status;
2169
2170         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2171         if (status == 0 || status == ~0)
2172                 return IRQ_NONE;
2173
2174         spin_lock(&hw->hw_lock);
2175         if (status & Y2_IS_HW_ERR)
2176                 sky2_hw_intr(hw);
2177
2178         /* Do NAPI for Rx and Tx status */
2179         if (status & Y2_IS_STAT_BMU) {
2180                 hw->intr_mask &= ~Y2_IS_STAT_BMU;
2181                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
2182
2183                 if (likely(__netif_rx_schedule_prep(dev0))) {
2184                         prefetch(&hw->st_le[hw->st_idx]);
2185                         __netif_rx_schedule(dev0);
2186                 }
2187         }
2188
2189         if (status & Y2_IS_IRQ_PHY1)
2190                 sky2_phy_intr(hw, 0);
2191
2192         if (status & Y2_IS_IRQ_PHY2)
2193                 sky2_phy_intr(hw, 1);
2194
2195         if (status & Y2_IS_IRQ_MAC1)
2196                 sky2_mac_intr(hw, 0);
2197
2198         if (status & Y2_IS_IRQ_MAC2)
2199                 sky2_mac_intr(hw, 1);
2200
2201         sky2_write32(hw, B0_Y2_SP_ICR, 2);
2202
2203         spin_unlock(&hw->hw_lock);
2204
2205         return IRQ_HANDLED;
2206 }
2207
2208 #ifdef CONFIG_NET_POLL_CONTROLLER
2209 static void sky2_netpoll(struct net_device *dev)
2210 {
2211         struct sky2_port *sky2 = netdev_priv(dev);
2212
2213         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2214 }
2215 #endif
2216
2217 /* Chip internal frequency for clock calculations */
2218 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2219 {
2220         switch (hw->chip_id) {
2221         case CHIP_ID_YUKON_EC:
2222         case CHIP_ID_YUKON_EC_U:
2223                 return 125;     /* 125 Mhz */
2224         case CHIP_ID_YUKON_FE:
2225                 return 100;     /* 100 Mhz */
2226         default:                /* YUKON_XL */
2227                 return 156;     /* 156 Mhz */
2228         }
2229 }
2230
2231 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2232 {
2233         return sky2_mhz(hw) * us;
2234 }
2235
2236 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2237 {
2238         return clk / sky2_mhz(hw);
2239 }
2240
2241
2242 static int sky2_reset(struct sky2_hw *hw)
2243 {
2244         u16 status;
2245         u8 t8;
2246         int i;
2247
2248         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2249
2250         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2251         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2252                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2253                        pci_name(hw->pdev), hw->chip_id);
2254                 return -EOPNOTSUPP;
2255         }
2256
2257         /* disable ASF */
2258         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2259                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2260                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2261         }
2262
2263         /* do a SW reset */
2264         sky2_write8(hw, B0_CTST, CS_RST_SET);
2265         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2266
2267         /* clear PCI errors, if any */
2268         status = sky2_pci_read16(hw, PCI_STATUS);
2269
2270         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2271         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2272
2273
2274         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2275
2276         /* clear any PEX errors */
2277         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2278                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2279
2280
2281         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2282         hw->ports = 1;
2283         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2284         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2285                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2286                         ++hw->ports;
2287         }
2288         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2289
2290         sky2_set_power_state(hw, PCI_D0);
2291
2292         for (i = 0; i < hw->ports; i++) {
2293                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2294                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2295         }
2296
2297         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2298
2299         /* Clear I2C IRQ noise */
2300         sky2_write32(hw, B2_I2C_IRQ, 1);
2301
2302         /* turn off hardware timer (unused) */
2303         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2304         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2305
2306         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2307
2308         /* Turn off descriptor polling */
2309         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2310
2311         /* Turn off receive timestamp */
2312         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2313         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2314
2315         /* enable the Tx Arbiters */
2316         for (i = 0; i < hw->ports; i++)
2317                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2318
2319         /* Initialize ram interface */
2320         for (i = 0; i < hw->ports; i++) {
2321                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2322
2323                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2324                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2325                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2326                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2327                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2328                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2329                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2330                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2331                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2332                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2333                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2334                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2335         }
2336
2337         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2338
2339         for (i = 0; i < hw->ports; i++)
2340                 sky2_phy_reset(hw, i);
2341
2342         memset(hw->st_le, 0, STATUS_LE_BYTES);
2343         hw->st_idx = 0;
2344
2345         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2346         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2347
2348         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2349         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2350
2351         /* Set the list last index */
2352         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2353
2354         /* These status setup values are copied from SysKonnect's driver */
2355         if (is_ec_a1(hw)) {
2356                 /* WA for dev. #4.3 */
2357                 sky2_write16(hw, STAT_TX_IDX_TH, 0xfff);        /* Tx Threshold */
2358
2359                 /* set Status-FIFO watermark */
2360                 sky2_write8(hw, STAT_FIFO_WM, 0x21);    /* WA for dev. #4.18 */
2361
2362                 /* set Status-FIFO ISR watermark */
2363                 sky2_write8(hw, STAT_FIFO_ISR_WM, 0x07);        /* WA for dev. #4.18 */
2364                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 10000));
2365         } else {
2366                 sky2_write16(hw, STAT_TX_IDX_TH, 10);
2367                 sky2_write8(hw, STAT_FIFO_WM, 16);
2368
2369                 /* set Status-FIFO ISR watermark */
2370                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2371                         sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2372                 else
2373                         sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2374
2375                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2376                 sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 7));
2377         }
2378
2379         /* enable status unit */
2380         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2381
2382         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2383         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2384         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2385
2386         return 0;
2387 }
2388
2389 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2390 {
2391         if (sky2_is_copper(hw)) {
2392                 u32 modes = SUPPORTED_10baseT_Half
2393                         | SUPPORTED_10baseT_Full
2394                         | SUPPORTED_100baseT_Half
2395                         | SUPPORTED_100baseT_Full
2396                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2397
2398                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2399                         modes |= SUPPORTED_1000baseT_Half
2400                                 | SUPPORTED_1000baseT_Full;
2401                 return modes;
2402         } else
2403                 return  SUPPORTED_1000baseT_Half
2404                         | SUPPORTED_1000baseT_Full
2405                         | SUPPORTED_Autoneg
2406                         | SUPPORTED_FIBRE;
2407 }
2408
2409 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2410 {
2411         struct sky2_port *sky2 = netdev_priv(dev);
2412         struct sky2_hw *hw = sky2->hw;
2413
2414         ecmd->transceiver = XCVR_INTERNAL;
2415         ecmd->supported = sky2_supported_modes(hw);
2416         ecmd->phy_address = PHY_ADDR_MARV;
2417         if (sky2_is_copper(hw)) {
2418                 ecmd->supported = SUPPORTED_10baseT_Half
2419                     | SUPPORTED_10baseT_Full
2420                     | SUPPORTED_100baseT_Half
2421                     | SUPPORTED_100baseT_Full
2422                     | SUPPORTED_1000baseT_Half
2423                     | SUPPORTED_1000baseT_Full
2424                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2425                 ecmd->port = PORT_TP;
2426                 ecmd->speed = sky2->speed;
2427         } else {
2428                 ecmd->speed = SPEED_1000;
2429                 ecmd->port = PORT_FIBRE;
2430         }
2431
2432         ecmd->advertising = sky2->advertising;
2433         ecmd->autoneg = sky2->autoneg;
2434         ecmd->duplex = sky2->duplex;
2435         return 0;
2436 }
2437
2438 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2439 {
2440         struct sky2_port *sky2 = netdev_priv(dev);
2441         const struct sky2_hw *hw = sky2->hw;
2442         u32 supported = sky2_supported_modes(hw);
2443
2444         if (ecmd->autoneg == AUTONEG_ENABLE) {
2445                 ecmd->advertising = supported;
2446                 sky2->duplex = -1;
2447                 sky2->speed = -1;
2448         } else {
2449                 u32 setting;
2450
2451                 switch (ecmd->speed) {
2452                 case SPEED_1000:
2453                         if (ecmd->duplex == DUPLEX_FULL)
2454                                 setting = SUPPORTED_1000baseT_Full;
2455                         else if (ecmd->duplex == DUPLEX_HALF)
2456                                 setting = SUPPORTED_1000baseT_Half;
2457                         else
2458                                 return -EINVAL;
2459                         break;
2460                 case SPEED_100:
2461                         if (ecmd->duplex == DUPLEX_FULL)
2462                                 setting = SUPPORTED_100baseT_Full;
2463                         else if (ecmd->duplex == DUPLEX_HALF)
2464                                 setting = SUPPORTED_100baseT_Half;
2465                         else
2466                                 return -EINVAL;
2467                         break;
2468
2469                 case SPEED_10:
2470                         if (ecmd->duplex == DUPLEX_FULL)
2471                                 setting = SUPPORTED_10baseT_Full;
2472                         else if (ecmd->duplex == DUPLEX_HALF)
2473                                 setting = SUPPORTED_10baseT_Half;
2474                         else
2475                                 return -EINVAL;
2476                         break;
2477                 default:
2478                         return -EINVAL;
2479                 }
2480
2481                 if ((setting & supported) == 0)
2482                         return -EINVAL;
2483
2484                 sky2->speed = ecmd->speed;
2485                 sky2->duplex = ecmd->duplex;
2486         }
2487
2488         sky2->autoneg = ecmd->autoneg;
2489         sky2->advertising = ecmd->advertising;
2490
2491         if (netif_running(dev))
2492                 sky2_phy_reinit(sky2);
2493
2494         return 0;
2495 }
2496
2497 static void sky2_get_drvinfo(struct net_device *dev,
2498                              struct ethtool_drvinfo *info)
2499 {
2500         struct sky2_port *sky2 = netdev_priv(dev);
2501
2502         strcpy(info->driver, DRV_NAME);
2503         strcpy(info->version, DRV_VERSION);
2504         strcpy(info->fw_version, "N/A");
2505         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2506 }
2507
2508 static const struct sky2_stat {
2509         char name[ETH_GSTRING_LEN];
2510         u16 offset;
2511 } sky2_stats[] = {
2512         { "tx_bytes",      GM_TXO_OK_HI },
2513         { "rx_bytes",      GM_RXO_OK_HI },
2514         { "tx_broadcast",  GM_TXF_BC_OK },
2515         { "rx_broadcast",  GM_RXF_BC_OK },
2516         { "tx_multicast",  GM_TXF_MC_OK },
2517         { "rx_multicast",  GM_RXF_MC_OK },
2518         { "tx_unicast",    GM_TXF_UC_OK },
2519         { "rx_unicast",    GM_RXF_UC_OK },
2520         { "tx_mac_pause",  GM_TXF_MPAUSE },
2521         { "rx_mac_pause",  GM_RXF_MPAUSE },
2522         { "collisions",    GM_TXF_SNG_COL },
2523         { "late_collision",GM_TXF_LAT_COL },
2524         { "aborted",       GM_TXF_ABO_COL },
2525         { "multi_collisions", GM_TXF_MUL_COL },
2526         { "fifo_underrun", GM_TXE_FIFO_UR },
2527         { "fifo_overflow", GM_RXE_FIFO_OV },
2528         { "rx_toolong",    GM_RXF_LNG_ERR },
2529         { "rx_jabber",     GM_RXF_JAB_PKT },
2530         { "rx_runt",       GM_RXE_FRAG },
2531         { "rx_too_long",   GM_RXF_LNG_ERR },
2532         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2533 };
2534
2535 static u32 sky2_get_rx_csum(struct net_device *dev)
2536 {
2537         struct sky2_port *sky2 = netdev_priv(dev);
2538
2539         return sky2->rx_csum;
2540 }
2541
2542 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2543 {
2544         struct sky2_port *sky2 = netdev_priv(dev);
2545
2546         sky2->rx_csum = data;
2547
2548         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2549                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2550
2551         return 0;
2552 }
2553
2554 static u32 sky2_get_msglevel(struct net_device *netdev)
2555 {
2556         struct sky2_port *sky2 = netdev_priv(netdev);
2557         return sky2->msg_enable;
2558 }
2559
2560 static int sky2_nway_reset(struct net_device *dev)
2561 {
2562         struct sky2_port *sky2 = netdev_priv(dev);
2563
2564         if (sky2->autoneg != AUTONEG_ENABLE)
2565                 return -EINVAL;
2566
2567         sky2_phy_reinit(sky2);
2568
2569         return 0;
2570 }
2571
2572 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2573 {
2574         struct sky2_hw *hw = sky2->hw;
2575         unsigned port = sky2->port;
2576         int i;
2577
2578         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2579             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2580         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2581             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2582
2583         for (i = 2; i < count; i++)
2584                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2585 }
2586
2587 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2588 {
2589         struct sky2_port *sky2 = netdev_priv(netdev);
2590         sky2->msg_enable = value;
2591 }
2592
2593 static int sky2_get_stats_count(struct net_device *dev)
2594 {
2595         return ARRAY_SIZE(sky2_stats);
2596 }
2597
2598 static void sky2_get_ethtool_stats(struct net_device *dev,
2599                                    struct ethtool_stats *stats, u64 * data)
2600 {
2601         struct sky2_port *sky2 = netdev_priv(dev);
2602
2603         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2604 }
2605
2606 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2607 {
2608         int i;
2609
2610         switch (stringset) {
2611         case ETH_SS_STATS:
2612                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2613                         memcpy(data + i * ETH_GSTRING_LEN,
2614                                sky2_stats[i].name, ETH_GSTRING_LEN);
2615                 break;
2616         }
2617 }
2618
2619 /* Use hardware MIB variables for critical path statistics and
2620  * transmit feedback not reported at interrupt.
2621  * Other errors are accounted for in interrupt handler.
2622  */
2623 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2624 {
2625         struct sky2_port *sky2 = netdev_priv(dev);
2626         u64 data[13];
2627
2628         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2629
2630         sky2->net_stats.tx_bytes = data[0];
2631         sky2->net_stats.rx_bytes = data[1];
2632         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2633         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2634         sky2->net_stats.multicast = data[5] + data[7];
2635         sky2->net_stats.collisions = data[10];
2636         sky2->net_stats.tx_aborted_errors = data[12];
2637
2638         return &sky2->net_stats;
2639 }
2640
2641 static int sky2_set_mac_address(struct net_device *dev, void *p)
2642 {
2643         struct sky2_port *sky2 = netdev_priv(dev);
2644         struct sky2_hw *hw = sky2->hw;
2645         unsigned port = sky2->port;
2646         const struct sockaddr *addr = p;
2647
2648         if (!is_valid_ether_addr(addr->sa_data))
2649                 return -EADDRNOTAVAIL;
2650
2651         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2652         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2653                     dev->dev_addr, ETH_ALEN);
2654         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2655                     dev->dev_addr, ETH_ALEN);
2656
2657         /* virtual address for data */
2658         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2659
2660         /* physical address: used for pause frames */
2661         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2662
2663         return 0;
2664 }
2665
2666 static void sky2_set_multicast(struct net_device *dev)
2667 {
2668         struct sky2_port *sky2 = netdev_priv(dev);
2669         struct sky2_hw *hw = sky2->hw;
2670         unsigned port = sky2->port;
2671         struct dev_mc_list *list = dev->mc_list;
2672         u16 reg;
2673         u8 filter[8];
2674
2675         memset(filter, 0, sizeof(filter));
2676
2677         reg = gma_read16(hw, port, GM_RX_CTRL);
2678         reg |= GM_RXCR_UCF_ENA;
2679
2680         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2681                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2682         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2683                 memset(filter, 0xff, sizeof(filter));
2684         else if (dev->mc_count == 0)    /* no multicast */
2685                 reg &= ~GM_RXCR_MCF_ENA;
2686         else {
2687                 int i;
2688                 reg |= GM_RXCR_MCF_ENA;
2689
2690                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2691                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2692                         filter[bit / 8] |= 1 << (bit % 8);
2693                 }
2694         }
2695
2696         gma_write16(hw, port, GM_MC_ADDR_H1,
2697                     (u16) filter[0] | ((u16) filter[1] << 8));
2698         gma_write16(hw, port, GM_MC_ADDR_H2,
2699                     (u16) filter[2] | ((u16) filter[3] << 8));
2700         gma_write16(hw, port, GM_MC_ADDR_H3,
2701                     (u16) filter[4] | ((u16) filter[5] << 8));
2702         gma_write16(hw, port, GM_MC_ADDR_H4,
2703                     (u16) filter[6] | ((u16) filter[7] << 8));
2704
2705         gma_write16(hw, port, GM_RX_CTRL, reg);
2706 }
2707
2708 /* Can have one global because blinking is controlled by
2709  * ethtool and that is always under RTNL mutex
2710  */
2711 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2712 {
2713         u16 pg;
2714
2715         switch (hw->chip_id) {
2716         case CHIP_ID_YUKON_XL:
2717                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2718                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2719                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2720                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2721                                    PHY_M_LEDC_INIT_CTRL(7) |
2722                                    PHY_M_LEDC_STA1_CTRL(7) |
2723                                    PHY_M_LEDC_STA0_CTRL(7))
2724                              : 0);
2725
2726                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2727                 break;
2728
2729         default:
2730                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2731                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2732                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2733                              PHY_M_LED_MO_10(MO_LED_ON) |
2734                              PHY_M_LED_MO_100(MO_LED_ON) |
2735                              PHY_M_LED_MO_1000(MO_LED_ON) |
2736                              PHY_M_LED_MO_RX(MO_LED_ON)
2737                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2738                              PHY_M_LED_MO_10(MO_LED_OFF) |
2739                              PHY_M_LED_MO_100(MO_LED_OFF) |
2740                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2741                              PHY_M_LED_MO_RX(MO_LED_OFF));
2742
2743         }
2744 }
2745
2746 /* blink LED's for finding board */
2747 static int sky2_phys_id(struct net_device *dev, u32 data)
2748 {
2749         struct sky2_port *sky2 = netdev_priv(dev);
2750         struct sky2_hw *hw = sky2->hw;
2751         unsigned port = sky2->port;
2752         u16 ledctrl, ledover = 0;
2753         long ms;
2754         int interrupted;
2755         int onoff = 1;
2756
2757         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2758                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2759         else
2760                 ms = data * 1000;
2761
2762         /* save initial values */
2763         down(&sky2->phy_sema);
2764         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2765                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2766                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2767                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2768                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2769         } else {
2770                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2771                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2772         }
2773
2774         interrupted = 0;
2775         while (!interrupted && ms > 0) {
2776                 sky2_led(hw, port, onoff);
2777                 onoff = !onoff;
2778
2779                 up(&sky2->phy_sema);
2780                 interrupted = msleep_interruptible(250);
2781                 down(&sky2->phy_sema);
2782
2783                 ms -= 250;
2784         }
2785
2786         /* resume regularly scheduled programming */
2787         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2788                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2789                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2790                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2791                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2792         } else {
2793                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2794                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2795         }
2796         up(&sky2->phy_sema);
2797
2798         return 0;
2799 }
2800
2801 static void sky2_get_pauseparam(struct net_device *dev,
2802                                 struct ethtool_pauseparam *ecmd)
2803 {
2804         struct sky2_port *sky2 = netdev_priv(dev);
2805
2806         ecmd->tx_pause = sky2->tx_pause;
2807         ecmd->rx_pause = sky2->rx_pause;
2808         ecmd->autoneg = sky2->autoneg;
2809 }
2810
2811 static int sky2_set_pauseparam(struct net_device *dev,
2812                                struct ethtool_pauseparam *ecmd)
2813 {
2814         struct sky2_port *sky2 = netdev_priv(dev);
2815         int err = 0;
2816
2817         sky2->autoneg = ecmd->autoneg;
2818         sky2->tx_pause = ecmd->tx_pause != 0;
2819         sky2->rx_pause = ecmd->rx_pause != 0;
2820
2821         sky2_phy_reinit(sky2);
2822
2823         return err;
2824 }
2825
2826 #ifdef CONFIG_PM
2827 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2828 {
2829         struct sky2_port *sky2 = netdev_priv(dev);
2830
2831         wol->supported = WAKE_MAGIC;
2832         wol->wolopts = sky2->wol ? WAKE_MAGIC : 0;
2833 }
2834
2835 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2836 {
2837         struct sky2_port *sky2 = netdev_priv(dev);
2838         struct sky2_hw *hw = sky2->hw;
2839
2840         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
2841                 return -EOPNOTSUPP;
2842
2843         sky2->wol = wol->wolopts == WAKE_MAGIC;
2844
2845         if (sky2->wol) {
2846                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
2847
2848                 sky2_write16(hw, WOL_CTRL_STAT,
2849                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
2850                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
2851         } else
2852                 sky2_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
2853
2854         return 0;
2855 }
2856 #endif
2857
2858 static int sky2_get_coalesce(struct net_device *dev,
2859                              struct ethtool_coalesce *ecmd)
2860 {
2861         struct sky2_port *sky2 = netdev_priv(dev);
2862         struct sky2_hw *hw = sky2->hw;
2863
2864         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2865                 ecmd->tx_coalesce_usecs = 0;
2866         else {
2867                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2868                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2869         }
2870         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2871
2872         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2873                 ecmd->rx_coalesce_usecs = 0;
2874         else {
2875                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2876                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2877         }
2878         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2879
2880         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2881                 ecmd->rx_coalesce_usecs_irq = 0;
2882         else {
2883                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2884                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2885         }
2886
2887         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2888
2889         return 0;
2890 }
2891
2892 /* Note: this affect both ports */
2893 static int sky2_set_coalesce(struct net_device *dev,
2894                              struct ethtool_coalesce *ecmd)
2895 {
2896         struct sky2_port *sky2 = netdev_priv(dev);
2897         struct sky2_hw *hw = sky2->hw;
2898         const u32 tmin = sky2_clk2us(hw, 1);
2899         const u32 tmax = 5000;
2900
2901         if (ecmd->tx_coalesce_usecs != 0 &&
2902             (ecmd->tx_coalesce_usecs < tmin || ecmd->tx_coalesce_usecs > tmax))
2903                 return -EINVAL;
2904
2905         if (ecmd->rx_coalesce_usecs != 0 &&
2906             (ecmd->rx_coalesce_usecs < tmin || ecmd->rx_coalesce_usecs > tmax))
2907                 return -EINVAL;
2908
2909         if (ecmd->rx_coalesce_usecs_irq != 0 &&
2910             (ecmd->rx_coalesce_usecs_irq < tmin || ecmd->rx_coalesce_usecs_irq > tmax))
2911                 return -EINVAL;
2912
2913         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2914                 return -EINVAL;
2915         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2916                 return -EINVAL;
2917         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2918                 return -EINVAL;
2919
2920         if (ecmd->tx_coalesce_usecs == 0)
2921                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2922         else {
2923                 sky2_write32(hw, STAT_TX_TIMER_INI,
2924                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2925                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2926         }
2927         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2928
2929         if (ecmd->rx_coalesce_usecs == 0)
2930                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2931         else {
2932                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2933                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2934                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2935         }
2936         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2937
2938         if (ecmd->rx_coalesce_usecs_irq == 0)
2939                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2940         else {
2941                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2942                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2943                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2944         }
2945         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2946         return 0;
2947 }
2948
2949 static void sky2_get_ringparam(struct net_device *dev,
2950                                struct ethtool_ringparam *ering)
2951 {
2952         struct sky2_port *sky2 = netdev_priv(dev);
2953
2954         ering->rx_max_pending = RX_MAX_PENDING;
2955         ering->rx_mini_max_pending = 0;
2956         ering->rx_jumbo_max_pending = 0;
2957         ering->tx_max_pending = TX_RING_SIZE - 1;
2958
2959         ering->rx_pending = sky2->rx_pending;
2960         ering->rx_mini_pending = 0;
2961         ering->rx_jumbo_pending = 0;
2962         ering->tx_pending = sky2->tx_pending;
2963 }
2964
2965 static int sky2_set_ringparam(struct net_device *dev,
2966                               struct ethtool_ringparam *ering)
2967 {
2968         struct sky2_port *sky2 = netdev_priv(dev);
2969         int err = 0;
2970
2971         if (ering->rx_pending > RX_MAX_PENDING ||
2972             ering->rx_pending < 8 ||
2973             ering->tx_pending < MAX_SKB_TX_LE ||
2974             ering->tx_pending > TX_RING_SIZE - 1)
2975                 return -EINVAL;
2976
2977         if (netif_running(dev))
2978                 sky2_down(dev);
2979
2980         sky2->rx_pending = ering->rx_pending;
2981         sky2->tx_pending = ering->tx_pending;
2982
2983         if (netif_running(dev)) {
2984                 err = sky2_up(dev);
2985                 if (err)
2986                         dev_close(dev);
2987                 else
2988                         sky2_set_multicast(dev);
2989         }
2990
2991         return err;
2992 }
2993
2994 static int sky2_get_regs_len(struct net_device *dev)
2995 {
2996         return 0x4000;
2997 }
2998
2999 /*
3000  * Returns copy of control register region
3001  * Note: access to the RAM address register set will cause timeouts.
3002  */
3003 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3004                           void *p)
3005 {
3006         const struct sky2_port *sky2 = netdev_priv(dev);
3007         const void __iomem *io = sky2->hw->regs;
3008
3009         BUG_ON(regs->len < B3_RI_WTO_R1);
3010         regs->version = 1;
3011         memset(p, 0, regs->len);
3012
3013         memcpy_fromio(p, io, B3_RAM_ADDR);
3014
3015         memcpy_fromio(p + B3_RI_WTO_R1,
3016                       io + B3_RI_WTO_R1,
3017                       regs->len - B3_RI_WTO_R1);
3018 }
3019
3020 static struct ethtool_ops sky2_ethtool_ops = {
3021         .get_settings = sky2_get_settings,
3022         .set_settings = sky2_set_settings,
3023         .get_drvinfo = sky2_get_drvinfo,
3024         .get_msglevel = sky2_get_msglevel,
3025         .set_msglevel = sky2_set_msglevel,
3026         .nway_reset   = sky2_nway_reset,
3027         .get_regs_len = sky2_get_regs_len,
3028         .get_regs = sky2_get_regs,
3029         .get_link = ethtool_op_get_link,
3030         .get_sg = ethtool_op_get_sg,
3031         .set_sg = ethtool_op_set_sg,
3032         .get_tx_csum = ethtool_op_get_tx_csum,
3033         .set_tx_csum = ethtool_op_set_tx_csum,
3034         .get_tso = ethtool_op_get_tso,
3035         .set_tso = ethtool_op_set_tso,
3036         .get_rx_csum = sky2_get_rx_csum,
3037         .set_rx_csum = sky2_set_rx_csum,
3038         .get_strings = sky2_get_strings,
3039         .get_coalesce = sky2_get_coalesce,
3040         .set_coalesce = sky2_set_coalesce,
3041         .get_ringparam = sky2_get_ringparam,
3042         .set_ringparam = sky2_set_ringparam,
3043         .get_pauseparam = sky2_get_pauseparam,
3044         .set_pauseparam = sky2_set_pauseparam,
3045 #ifdef CONFIG_PM
3046         .get_wol = sky2_get_wol,
3047         .set_wol = sky2_set_wol,
3048 #endif
3049         .phys_id = sky2_phys_id,
3050         .get_stats_count = sky2_get_stats_count,
3051         .get_ethtool_stats = sky2_get_ethtool_stats,
3052         .get_perm_addr  = ethtool_op_get_perm_addr,
3053 };
3054
3055 /* Initialize network device */
3056 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3057                                                      unsigned port, int highmem)
3058 {
3059         struct sky2_port *sky2;
3060         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3061
3062         if (!dev) {
3063                 printk(KERN_ERR "sky2 etherdev alloc failed");
3064                 return NULL;
3065         }
3066
3067         SET_MODULE_OWNER(dev);
3068         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3069         dev->irq = hw->pdev->irq;
3070         dev->open = sky2_up;
3071         dev->stop = sky2_down;
3072         dev->do_ioctl = sky2_ioctl;
3073         dev->hard_start_xmit = sky2_xmit_frame;
3074         dev->get_stats = sky2_get_stats;
3075         dev->set_multicast_list = sky2_set_multicast;
3076         dev->set_mac_address = sky2_set_mac_address;
3077         dev->change_mtu = sky2_change_mtu;
3078         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3079         dev->tx_timeout = sky2_tx_timeout;
3080         dev->watchdog_timeo = TX_WATCHDOG;
3081         if (port == 0)
3082                 dev->poll = sky2_poll;
3083         dev->weight = NAPI_WEIGHT;
3084 #ifdef CONFIG_NET_POLL_CONTROLLER
3085         dev->poll_controller = sky2_netpoll;
3086 #endif
3087
3088         sky2 = netdev_priv(dev);
3089         sky2->netdev = dev;
3090         sky2->hw = hw;
3091         sky2->msg_enable = netif_msg_init(debug, default_msg);
3092
3093         spin_lock_init(&sky2->tx_lock);
3094         /* Auto speed and flow control */
3095         sky2->autoneg = AUTONEG_ENABLE;
3096         sky2->tx_pause = 1;
3097         sky2->rx_pause = 1;
3098         sky2->duplex = -1;
3099         sky2->speed = -1;
3100         sky2->advertising = sky2_supported_modes(hw);
3101
3102         /* Receive checksum disabled for Yukon XL
3103          * because of observed problems with incorrect
3104          * values when multiple packets are received in one interrupt
3105          */
3106         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
3107
3108         INIT_WORK(&sky2->phy_task, sky2_phy_task, sky2);
3109         init_MUTEX(&sky2->phy_sema);
3110         sky2->tx_pending = TX_DEF_PENDING;
3111         sky2->rx_pending = is_ec_a1(hw) ? 8 : RX_DEF_PENDING;
3112         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3113
3114         hw->dev[port] = dev;
3115
3116         sky2->port = port;
3117
3118         dev->features |= NETIF_F_LLTX;
3119         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3120                 dev->features |= NETIF_F_TSO;
3121         if (highmem)
3122                 dev->features |= NETIF_F_HIGHDMA;
3123         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3124
3125 #ifdef SKY2_VLAN_TAG_USED
3126         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3127         dev->vlan_rx_register = sky2_vlan_rx_register;
3128         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3129 #endif
3130
3131         /* read the mac address */
3132         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3133         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3134
3135         /* device is off until link detection */
3136         netif_carrier_off(dev);
3137         netif_stop_queue(dev);
3138
3139         return dev;
3140 }
3141
3142 static void __devinit sky2_show_addr(struct net_device *dev)
3143 {
3144         const struct sky2_port *sky2 = netdev_priv(dev);
3145
3146         if (netif_msg_probe(sky2))
3147                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3148                        dev->name,
3149                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3150                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3151 }
3152
3153 static int __devinit sky2_probe(struct pci_dev *pdev,
3154                                 const struct pci_device_id *ent)
3155 {
3156         struct net_device *dev, *dev1 = NULL;
3157         struct sky2_hw *hw;
3158         int err, pm_cap, using_dac = 0;
3159
3160         err = pci_enable_device(pdev);
3161         if (err) {
3162                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3163                        pci_name(pdev));
3164                 goto err_out;
3165         }
3166
3167         err = pci_request_regions(pdev, DRV_NAME);
3168         if (err) {
3169                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3170                        pci_name(pdev));
3171                 goto err_out;
3172         }
3173
3174         pci_set_master(pdev);
3175
3176         /* Find power-management capability. */
3177         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3178         if (pm_cap == 0) {
3179                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3180                        "aborting.\n");
3181                 err = -EIO;
3182                 goto err_out_free_regions;
3183         }
3184
3185         if (sizeof(dma_addr_t) > sizeof(u32) &&
3186             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3187                 using_dac = 1;
3188                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3189                 if (err < 0) {
3190                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3191                                "for consistent allocations\n", pci_name(pdev));
3192                         goto err_out_free_regions;
3193                 }
3194
3195         } else {
3196                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3197                 if (err) {
3198                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3199                                pci_name(pdev));
3200                         goto err_out_free_regions;
3201                 }
3202         }
3203
3204         err = -ENOMEM;
3205         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3206         if (!hw) {
3207                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3208                        pci_name(pdev));
3209                 goto err_out_free_regions;
3210         }
3211
3212         hw->pdev = pdev;
3213
3214         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3215         if (!hw->regs) {
3216                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3217                        pci_name(pdev));
3218                 goto err_out_free_hw;
3219         }
3220         hw->pm_cap = pm_cap;
3221         spin_lock_init(&hw->hw_lock);
3222
3223 #ifdef __BIG_ENDIAN
3224         /* byte swap descriptors in hardware */
3225         {
3226                 u32 reg;
3227
3228                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3229                 reg |= PCI_REV_DESC;
3230                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3231         }
3232 #endif
3233
3234         /* ring for status responses */
3235         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3236                                          &hw->st_dma);
3237         if (!hw->st_le)
3238                 goto err_out_iounmap;
3239
3240         err = sky2_reset(hw);
3241         if (err)
3242                 goto err_out_iounmap;
3243
3244         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3245                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3246                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3247                hw->chip_id, hw->chip_rev);
3248
3249         dev = sky2_init_netdev(hw, 0, using_dac);
3250         if (!dev)
3251                 goto err_out_free_pci;
3252
3253         err = register_netdev(dev);
3254         if (err) {
3255                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3256                        pci_name(pdev));
3257                 goto err_out_free_netdev;
3258         }
3259
3260         sky2_show_addr(dev);
3261
3262         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3263                 if (register_netdev(dev1) == 0)
3264                         sky2_show_addr(dev1);
3265                 else {
3266                         /* Failure to register second port need not be fatal */
3267                         printk(KERN_WARNING PFX
3268                                "register of second port failed\n");
3269                         hw->dev[1] = NULL;
3270                         free_netdev(dev1);
3271                 }
3272         }
3273
3274         err = request_irq(pdev->irq, sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3275         if (err) {
3276                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3277                        pci_name(pdev), pdev->irq);
3278                 goto err_out_unregister;
3279         }
3280
3281         hw->intr_mask = Y2_IS_BASE;
3282         sky2_write32(hw, B0_IMSK, hw->intr_mask);
3283
3284         pci_set_drvdata(pdev, hw);
3285
3286         return 0;
3287
3288 err_out_unregister:
3289         if (dev1) {
3290                 unregister_netdev(dev1);
3291                 free_netdev(dev1);
3292         }
3293         unregister_netdev(dev);
3294 err_out_free_netdev:
3295         free_netdev(dev);
3296 err_out_free_pci:
3297         sky2_write8(hw, B0_CTST, CS_RST_SET);
3298         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3299 err_out_iounmap:
3300         iounmap(hw->regs);
3301 err_out_free_hw:
3302         kfree(hw);
3303 err_out_free_regions:
3304         pci_release_regions(pdev);
3305         pci_disable_device(pdev);
3306 err_out:
3307         return err;
3308 }
3309
3310 static void __devexit sky2_remove(struct pci_dev *pdev)
3311 {
3312         struct sky2_hw *hw = pci_get_drvdata(pdev);
3313         struct net_device *dev0, *dev1;
3314
3315         if (!hw)
3316                 return;
3317
3318         dev0 = hw->dev[0];
3319         dev1 = hw->dev[1];
3320         if (dev1)
3321                 unregister_netdev(dev1);
3322         unregister_netdev(dev0);
3323
3324         sky2_write32(hw, B0_IMSK, 0);
3325         sky2_set_power_state(hw, PCI_D3hot);
3326         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3327         sky2_write8(hw, B0_CTST, CS_RST_SET);
3328         sky2_read8(hw, B0_CTST);
3329
3330         free_irq(pdev->irq, hw);
3331         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3332         pci_release_regions(pdev);
3333         pci_disable_device(pdev);
3334
3335         if (dev1)
3336                 free_netdev(dev1);
3337         free_netdev(dev0);
3338         iounmap(hw->regs);
3339         kfree(hw);
3340
3341         pci_set_drvdata(pdev, NULL);
3342 }
3343
3344 #ifdef CONFIG_PM
3345 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3346 {
3347         struct sky2_hw *hw = pci_get_drvdata(pdev);
3348         int i;
3349
3350         for (i = 0; i < 2; i++) {
3351                 struct net_device *dev = hw->dev[i];
3352
3353                 if (dev) {
3354                         if (!netif_running(dev))
3355                                 continue;
3356
3357                         sky2_down(dev);
3358                         netif_device_detach(dev);
3359                 }
3360         }
3361
3362         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3363 }
3364
3365 static int sky2_resume(struct pci_dev *pdev)
3366 {
3367         struct sky2_hw *hw = pci_get_drvdata(pdev);
3368         int i, err;
3369
3370         pci_restore_state(pdev);
3371         pci_enable_wake(pdev, PCI_D0, 0);
3372         err = sky2_set_power_state(hw, PCI_D0);
3373         if (err)
3374                 goto out;
3375
3376         err = sky2_reset(hw);
3377         if (err)
3378                 goto out;
3379
3380         for (i = 0; i < 2; i++) {
3381                 struct net_device *dev = hw->dev[i];
3382                 if (dev && netif_running(dev)) {
3383                         netif_device_attach(dev);
3384                         err = sky2_up(dev);
3385                         if (err) {
3386                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3387                                        dev->name, err);
3388                                 dev_close(dev);
3389                                 break;
3390                         }
3391                 }
3392         }
3393 out:
3394         return err;
3395 }
3396 #endif
3397
3398 static struct pci_driver sky2_driver = {
3399         .name = DRV_NAME,
3400         .id_table = sky2_id_table,
3401         .probe = sky2_probe,
3402         .remove = __devexit_p(sky2_remove),
3403 #ifdef CONFIG_PM
3404         .suspend = sky2_suspend,
3405         .resume = sky2_resume,
3406 #endif
3407 };
3408
3409 static int __init sky2_init_module(void)
3410 {
3411         return pci_register_driver(&sky2_driver);
3412 }
3413
3414 static void __exit sky2_cleanup_module(void)
3415 {
3416         pci_unregister_driver(&sky2_driver);
3417 }
3418
3419 module_init(sky2_init_module);
3420 module_exit(sky2_cleanup_module);
3421
3422 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3423 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3424 MODULE_LICENSE("GPL");
3425 MODULE_VERSION(DRV_VERSION);