arch/i386/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/config.h>
  18 #include <linux/init.h>
  19
  20 #include <linux/mm.h>
  21 #include <linux/irq.h>
  22 #include <linux/delay.h>
  23 #include <linux/bootmem.h>
  24 #include <linux/smp_lock.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/mc146818rtc.h>
  27 #include <linux/kernel_stat.h>
  28 #include <linux/sysdev.h>
  29
  30 #include <asm/atomic.h>
  31 #include <asm/smp.h>
  32 #include <asm/mtrr.h>
  33 #include <asm/mpspec.h>
  34 #include <asm/desc.h>
  35 #include <asm/arch_hooks.h>
  36 #include <asm/hpet.h>
  37
  38 #include <mach_apic.h>
  39
  40 #include "io_ports.h"
  41
  42 static void apic_pm_activate(void);
  43
  44 void __init apic_intr_init(void)
  45 {
  46 #ifdef CONFIG_SMP
  47         smp_intr_init();
  48 #endif
  49         /* self generated IPI for local APIC timer */
  50         set_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
  51
  52         /* IPI vectors for APIC spurious and error interrupts */
  53         set_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
  54         set_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
  55
  56         /* thermal monitor LVT interrupt */
  57 #ifdef CONFIG_X86_MCE_P4THERMAL
  58         set_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
  59 #endif
  60 }
  61
  62 /* Using APIC to generate smp_local_timer_interrupt? */
  63 int using_apic_timer = 0;
  64
  65 static DEFINE_PER_CPU(int, prof_multiplier) = 1;
  66 static DEFINE_PER_CPU(int, prof_old_multiplier) = 1;
  67 static DEFINE_PER_CPU(int, prof_counter) = 1;
  68
  69 static int enabled_via_apicbase;
  70
  71 void enable_NMI_through_LVT0 (void * dummy)
  72 {
  73         unsigned int v, ver;
  74
  75         ver = apic_read(APIC_LVR);
  76         ver = GET_APIC_VERSION(ver);
  77         v = APIC_DM_NMI;                        /* unmask and set to NMI */
  78         if (!APIC_INTEGRATED(ver))              /* 82489DX */
  79                 v |= APIC_LVT_LEVEL_TRIGGER;
  80         apic_write_around(APIC_LVT0, v);
  81 }
  82
  83 int get_physical_broadcast(void)
  84 {
  85         unsigned int lvr, version;
  86         lvr = apic_read(APIC_LVR);
  87         version = GET_APIC_VERSION(lvr);
  88         if (version >= 0x14)
  89                 return 0xff;
  90         else
  91                 return 0xf;
  92 }
  93
  94 int get_maxlvt(void)
  95 {
  96         unsigned int v, ver, maxlvt;
  97
  98         v = apic_read(APIC_LVR);
  99         ver = GET_APIC_VERSION(v);
 100         /* 82489DXs do not report # of LVT entries. */
 101         maxlvt = APIC_INTEGRATED(ver) ? GET_APIC_MAXLVT(v) : 2;
 102         return maxlvt;
 103 }
 104
 105 void clear_local_APIC(void)
 106 {
 107         int maxlvt;
 108         unsigned long v;
 109
 110         maxlvt = get_maxlvt();
 111
 112         /*
 113          * Masking an LVT entry on a P6 can trigger a local APIC error
 114          * if the vector is zero. Mask LVTERR first to prevent this.
 115          */
 116         if (maxlvt >= 3) {
 117                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 118                 apic_write_around(APIC_LVTERR, v | APIC_LVT_MASKED);
 119         }
 120         /*
 121          * Careful: we have to set masks only first to deassert
 122          * any level-triggered sources.
 123          */
 124         v = apic_read(APIC_LVTT);
 125         apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
 126         v = apic_read(APIC_LVT0);
 127         apic_write_around(APIC_LVT0, v | APIC_LVT_MASKED);
 128         v = apic_read(APIC_LVT1);
 129         apic_write_around(APIC_LVT1, v | APIC_LVT_MASKED);
 130         if (maxlvt >= 4) {
 131                 v = apic_read(APIC_LVTPC);
 132                 apic_write_around(APIC_LVTPC, v | APIC_LVT_MASKED);
 133         }
 134
 135 /* lets not touch this if we didn't frob it */
 136 #ifdef CONFIG_X86_MCE_P4THERMAL
 137         if (maxlvt >= 5) {
 138                 v = apic_read(APIC_LVTTHMR);
 139                 apic_write_around(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 140         }
 141 #endif
 142         /*
 143          * Clean APIC state for other OSs:
 144          */
 145         apic_write_around(APIC_LVTT, APIC_LVT_MASKED);
 146         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
 147         apic_write_around(APIC_LVT1, APIC_LVT_MASKED);
 148         if (maxlvt >= 3)
 149                 apic_write_around(APIC_LVTERR, APIC_LVT_MASKED);
 150         if (maxlvt >= 4)
 151                 apic_write_around(APIC_LVTPC, APIC_LVT_MASKED);
 152
 153 #ifdef CONFIG_X86_MCE_P4THERMAL
 154         if (maxlvt >= 5)
 155                 apic_write_around(APIC_LVTTHMR, APIC_LVT_MASKED);
 156 #endif
 157         v = GET_APIC_VERSION(apic_read(APIC_LVR));
 158         if (APIC_INTEGRATED(v)) {       /* !82489DX */
 159                 if (maxlvt > 3)         /* Due to Pentium errata 3AP and 11AP. */
 160                         apic_write(APIC_ESR, 0);
 161                 apic_read(APIC_ESR);
 162         }
 163 }
 164
 165 void __init connect_bsp_APIC(void)
 166 {
 167         if (pic_mode) {
 168                 /*
 169                  * Do not trust the local APIC being empty at bootup.
 170                  */
 171                 clear_local_APIC();
 172                 /*
 173                  * PIC mode, enable APIC mode in the IMCR, i.e.
 174                  * connect BSP's local APIC to INT and NMI lines.
 175                  */
 176                 printk("leaving PIC mode, enabling APIC mode.\n");
 177                 outb(0x70, 0x22);
 178                 outb(0x01, 0x23);
 179         }
 180         enable_apic_mode();
 181 }
 182
 183 void disconnect_bsp_APIC(void)
 184 {
 185         if (pic_mode) {
 186                 /*
 187                  * Put the board back into PIC mode (has an effect
 188                  * only on certain older boards).  Note that APIC
 189                  * interrupts, including IPIs, won't work beyond
 190                  * this point!  The only exception are INIT IPIs.
 191                  */
 192                 printk("disabling APIC mode, entering PIC mode.\n");
 193                 outb(0x70, 0x22);
 194                 outb(0x00, 0x23);
 195         }
 196         else {
 197                 /* Go back to Virtual Wire compatibility mode */
 198                 unsigned long value;
 199
 200                 /* For the spurious interrupt use vector F, and enable it */
 201                 value = apic_read(APIC_SPIV);
 202                 value &= ~APIC_VECTOR_MASK;
 203                 value |= APIC_SPIV_APIC_ENABLED;
 204                 value |= 0xf;
 205                 apic_write_around(APIC_SPIV, value);
 206
 207                 /* For LVT0 make it edge triggered, active high, external and enabled */
 208                 value = apic_read(APIC_LVT0);
 209                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
 210                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
 211                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED );
 212                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
 213                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXINT);
 214                 apic_write_around(APIC_LVT0, value);
 215
 216                 /* For LVT1 make it edge triggered, active high, nmi and enabled */
 217                 value = apic_read(APIC_LVT1);
 218                 value &= ~(
 219                         APIC_MODE_MASK | APIC_SEND_PENDING |
 220                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
 221                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
 222                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
 223                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
 224                 apic_write_around(APIC_LVT1, value);
 225         }
 226 }
 227
 228 void disable_local_APIC(void)
 229 {
 230         unsigned long value;
 231
 232         clear_local_APIC();
 233
 234         /*
 235          * Disable APIC (implies clearing of registers
 236          * for 82489DX!).
 237          */
 238         value = apic_read(APIC_SPIV);
 239         value &= ~APIC_SPIV_APIC_ENABLED;
 240         apic_write_around(APIC_SPIV, value);
 241
 242         if (enabled_via_apicbase) {
 243                 unsigned int l, h;
 244                 rdmsr(MSR_IA32_APICBASE, l, h);
 245                 l &= ~MSR_IA32_APICBASE_ENABLE;
 246                 wrmsr(MSR_IA32_APICBASE, l, h);
 247         }
 248 }
 249
 250 /*
 251  * This is to verify that we're looking at a real local APIC.
 252  * Check these against your board if the CPUs aren't getting
 253  * started for no apparent reason.
 254  */
 255 int __init verify_local_APIC(void)
 256 {
 257         unsigned int reg0, reg1;
 258
 259         /*
 260          * The version register is read-only in a real APIC.
 261          */
 262         reg0 = apic_read(APIC_LVR);
 263         Dprintk("Getting VERSION: %x\n", reg0);
 264         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 265         reg1 = apic_read(APIC_LVR);
 266         Dprintk("Getting VERSION: %x\n", reg1);
 267
 268         /*
 269          * The two version reads above should print the same
 270          * numbers.  If the second one is different, then we
 271          * poke at a non-APIC.
 272          */
 273         if (reg1 != reg0)
 274                 return 0;
 275
 276         /*
 277          * Check if the version looks reasonably.
 278          */
 279         reg1 = GET_APIC_VERSION(reg0);
 280         if (reg1 == 0x00 || reg1 == 0xff)
 281                 return 0;
 282         reg1 = get_maxlvt();
 283         if (reg1 < 0x02 || reg1 == 0xff)
 284                 return 0;
 285
 286         /*
 287          * The ID register is read/write in a real APIC.
 288          */
 289         reg0 = apic_read(APIC_ID);
 290         Dprintk("Getting ID: %x\n", reg0);
 291
 292         /*
 293          * The next two are just to see if we have sane values.
 294          * They're only really relevant if we're in Virtual Wire
 295          * compatibility mode, but most boxes are anymore.
 296          */
 297         reg0 = apic_read(APIC_LVT0);
 298         Dprintk("Getting LVT0: %x\n", reg0);
 299         reg1 = apic_read(APIC_LVT1);
 300         Dprintk("Getting LVT1: %x\n", reg1);
 301
 302         return 1;
 303 }
 304
 305 void __init sync_Arb_IDs(void)
 306 {
 307         /*
 308          * Wait for idle.
 309          */
 310         apic_wait_icr_idle();
 311
 312         Dprintk("Synchronizing Arb IDs.\n");
 313         apic_write_around(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 314                                 | APIC_DM_INIT);
 315 }
 316
 317 extern void __error_in_apic_c (void);
 318
 319 /*
 320  * An initial setup of the virtual wire mode.
 321  */
 322 void __init init_bsp_APIC(void)
 323 {
 324         unsigned long value, ver;
 325
 326         /*
 327          * Don't do the setup now if we have a SMP BIOS as the
 328          * through-I/O-APIC virtual wire mode might be active.
 329          */
 330         if (smp_found_config || !cpu_has_apic)
 331                 return;
 332
 333         value = apic_read(APIC_LVR);
 334         ver = GET_APIC_VERSION(value);
 335
 336         /*
 337          * Do not trust the local APIC being empty at bootup.
 338          */
 339         clear_local_APIC();
 340
 341         /*
 342          * Enable APIC.
 343          */
 344         value = apic_read(APIC_SPIV);
 345         value &= ~APIC_VECTOR_MASK;
 346         value |= APIC_SPIV_APIC_ENABLED;
 347
 348         /* This bit is reserved on P4/Xeon and should be cleared */
 349         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) && (boot_cpu_data.x86 == 15))
 350                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 351         else
 352                 value |= APIC_SPIV_FOCUS_DISABLED;
 353         value |= SPURIOUS_APIC_VECTOR;
 354         apic_write_around(APIC_SPIV, value);
 355
 356         /*
 357          * Set up the virtual wire mode.
 358          */
 359         apic_write_around(APIC_LVT0, APIC_DM_EXTINT);
 360         value = APIC_DM_NMI;
 361         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 362                 value |= APIC_LVT_LEVEL_TRIGGER;
 363         apic_write_around(APIC_LVT1, value);
 364 }
 365
 366 void __init setup_local_APIC (void)
 367 {
 368         unsigned long value, ver, maxlvt;
 369
 370         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 371         if (esr_disable) {
 372                 apic_write(APIC_ESR, 0);
 373                 apic_write(APIC_ESR, 0);
 374                 apic_write(APIC_ESR, 0);
 375                 apic_write(APIC_ESR, 0);
 376         }
 377
 378         value = apic_read(APIC_LVR);
 379         ver = GET_APIC_VERSION(value);
 380
 381         if ((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f)
 382                 __error_in_apic_c();
 383
 384         /*
 385          * Double-check whether this APIC is really registered.
 386          */
 387         if (!apic_id_registered())
 388                 BUG();
 389
 390         /*
 391          * Intel recommends to set DFR, LDR and TPR before enabling
 392          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 393          * document number 292116).  So here it goes...
 394          */
 395         init_apic_ldr();
 396
 397         /*
 398          * Set Task Priority to 'accept all'. We never change this
 399          * later on.
 400          */
 401         value = apic_read(APIC_TASKPRI);
 402         value &= ~APIC_TPRI_MASK;
 403         apic_write_around(APIC_TASKPRI, value);
 404
 405         /*
 406          * Now that we are all set up, enable the APIC
 407          */
 408         value = apic_read(APIC_SPIV);
 409         value &= ~APIC_VECTOR_MASK;
 410         /*
 411          * Enable APIC
 412          */
 413         value |= APIC_SPIV_APIC_ENABLED;
 414
 415         /*
 416          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
 417          * certain networking cards. If high frequency interrupts are
 418          * happening on a particular IOAPIC pin, plus the IOAPIC routing
 419          * entry is masked/unmasked at a high rate as well then sooner or
 420          * later IOAPIC line gets 'stuck', no more interrupts are received
 421          * from the device. If focus CPU is disabled then the hang goes
 422          * away, oh well :-(
 423          *
 424          * [ This bug can be reproduced easily with a level-triggered
 425          *   PCI Ne2000 networking cards and PII/PIII processors, dual
 426          *   BX chipset. ]
 427          */
 428         /*
 429          * Actually disabling the focus CPU check just makes the hang less
 430          * frequent as it makes the interrupt distributon model be more
 431          * like LRU than MRU (the short-term load is more even across CPUs).
 432          * See also the comment in end_level_ioapic_irq().  --macro
 433          */
 434 #if 1
 435         /* Enable focus processor (bit==0) */
 436         value &= ~APIC_SPIV_FOCUS_DISABLED;
 437 #else
 438         /* Disable focus processor (bit==1) */
 439         value |= APIC_SPIV_FOCUS_DISABLED;
 440 #endif
 441         /*
 442          * Set spurious IRQ vector
 443          */
 444         value |= SPURIOUS_APIC_VECTOR;
 445         apic_write_around(APIC_SPIV, value);
 446
 447         /*
 448          * Set up LVT0, LVT1:
 449          *
 450          * set up through-local-APIC on the BP's LINT0. This is not
 451          * strictly necessery in pure symmetric-IO mode, but sometimes
 452          * we delegate interrupts to the 8259A.
 453          */
 454         /*
 455          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 456          */
 457         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 458         if (!smp_processor_id() && (pic_mode || !value)) {
 459                 value = APIC_DM_EXTINT;
 460                 printk("enabled ExtINT on CPU#%d\n", smp_processor_id());
 461         } else {
 462                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 463                 printk("masked ExtINT on CPU#%d\n", smp_processor_id());
 464         }
 465         apic_write_around(APIC_LVT0, value);
 466
 467         /*
 468          * only the BP should see the LINT1 NMI signal, obviously.
 469          */
 470         if (!smp_processor_id())
 471                 value = APIC_DM_NMI;
 472         else
 473                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 474         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 475                 value |= APIC_LVT_LEVEL_TRIGGER;
 476         apic_write_around(APIC_LVT1, value);
 477
 478         if (APIC_INTEGRATED(ver) && !esr_disable) {             /* !82489DX */
 479                 maxlvt = get_maxlvt();
 480                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 481                         apic_write(APIC_ESR, 0);
 482                 value = apic_read(APIC_ESR);
 483                 printk("ESR value before enabling vector: %08lx\n", value);
 484
 485                 value = ERROR_APIC_VECTOR;      // enables sending errors
 486                 apic_write_around(APIC_LVTERR, value);
 487                 /*
 488                  * spec says clear errors after enabling vector.
 489                  */
 490                 if (maxlvt > 3)
 491                         apic_write(APIC_ESR, 0);
 492                 value = apic_read(APIC_ESR);
 493                 printk("ESR value after enabling vector: %08lx\n", value);
 494         } else {
 495                 if (esr_disable)
 496                         /*
 497                          * Something untraceble is creating bad interrupts on
 498                          * secondary quads ... for the moment, just leave the
 499                          * ESR disabled - we can't do anything useful with the
 500                          * errors anyway - mbligh
 501                          */
 502                         printk("Leaving ESR disabled.\n");
 503                 else
 504                         printk("No ESR for 82489DX.\n");
 505         }
 506
 507         if (nmi_watchdog == NMI_LOCAL_APIC)
 508                 setup_apic_nmi_watchdog();
 509         apic_pm_activate();
 510 }
 511
 512 #ifdef CONFIG_PM
 513
 514 static struct {
 515         /* 'active' is true if the local APIC was enabled by us and
 516            not the BIOS; this signifies that we are also responsible
 517            for disabling it before entering apm/acpi suspend */
 518         int active;
 519         /* r/w apic fields */
 520         unsigned int apic_id;
 521         unsigned int apic_taskpri;
 522         unsigned int apic_ldr;
 523         unsigned int apic_dfr;
 524         unsigned int apic_spiv;
 525         unsigned int apic_lvtt;
 526         unsigned int apic_lvtpc;
 527         unsigned int apic_lvt0;
 528         unsigned int apic_lvt1;
 529         unsigned int apic_lvterr;
 530         unsigned int apic_tmict;
 531         unsigned int apic_tdcr;
 532         unsigned int apic_thmr;
 533 } apic_pm_state;
 534
 535 static int lapic_suspend(struct sys_device *dev, u32 state)
 536 {
 537         unsigned long flags;
 538
 539         if (!apic_pm_state.active)
 540                 return 0;
 541
 542         apic_pm_state.apic_id = apic_read(APIC_ID);
 543         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
 544         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
 545         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
 546         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
 547         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
 548         apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
 549         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
 550         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
 551         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
 552         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
 553         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
 554         apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
 555
 556         local_irq_save(flags);
 557         disable_local_APIC();
 558         local_irq_restore(flags);
 559         return 0;
 560 }
 561
 562 static int lapic_resume(struct sys_device *dev)
 563 {
 564         unsigned int l, h;
 565         unsigned long flags;
 566
 567         if (!apic_pm_state.active)
 568                 return 0;
 569
 570         local_irq_save(flags);
 571
 572         /*
 573          * Make sure the APICBASE points to the right address
 574          *
 575          * FIXME! This will be wrong if we ever support suspend on
 576          * SMP! We'll need to do this as part of the CPU restore!
 577          */
 578         rdmsr(MSR_IA32_APICBASE, l, h);
 579         l &= ~MSR_IA32_APICBASE_BASE;
 580         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
 581         wrmsr(MSR_IA32_APICBASE, l, h);
 582
 583         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
 584         apic_write(APIC_ID, apic_pm_state.apic_id);
 585         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
 586         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
 587         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
 588         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
 589         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
 590         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
 591         apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
 592         apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
 593         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
 594         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
 595         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
 596         apic_write(APIC_ESR, 0);
 597         apic_read(APIC_ESR);
 598         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
 599         apic_write(APIC_ESR, 0);
 600         apic_read(APIC_ESR);
 601         local_irq_restore(flags);
 602         return 0;
 603 }
 604
 605
 606 static struct sysdev_class lapic_sysclass = {
 607         set_kset_name("lapic"),
 608         .resume         = lapic_resume,
 609         .suspend        = lapic_suspend,
 610 };
 611
 612 static struct sys_device device_lapic = {
 613         .id     = 0,
 614         .cls    = &lapic_sysclass,
 615 };
 616
 617 static void __init apic_pm_activate(void)
 618 {
 619         apic_pm_state.active = 1;
 620 }
 621
 622 static int __init init_lapic_sysfs(void)
 623 {
 624         int error;
 625
 626         if (!cpu_has_apic)
 627                 return 0;
 628         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
 629
 630         error = sysdev_class_register(&lapic_sysclass);
 631         if (!error)
 632                 error = sysdev_register(&device_lapic);
 633         return error;
 634 }
 635 device_initcall(init_lapic_sysfs);
 636
 637 #else   /* CONFIG_PM */
 638
 639 static void apic_pm_activate(void) { }
 640
 641 #endif  /* CONFIG_PM */
 642
 643 /*
 644  * Detect and enable local APICs on non-SMP boards.
 645  * Original code written by Keir Fraser.
 646  */
 647
 648 /*
 649  * Knob to control our willingness to enable the local APIC.
 650  */
 651 int enable_local_apic __initdata = 0; /* -1=force-disable, +1=force-enable */
 652
 653 static int __init lapic_disable(char *str)
 654 {
 655         enable_local_apic = -1;
 656         clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 657         return 0;
 658 }
 659 __setup("nolapic", lapic_disable);
 660
 661 static int __init lapic_enable(char *str)
 662 {
 663         enable_local_apic = 1;
 664         return 0;
 665 }
 666 __setup("lapic", lapic_enable);
 667
 668 static int __init detect_init_APIC (void)
 669 {
 670         u32 h, l, features;
 671         extern void get_cpu_vendor(struct cpuinfo_x86*);
 672
 673         /* Disabled by DMI scan or kernel option? */
 674         if (enable_local_apic < 0)
 675                 return -1;
 676
 677         /* Workaround for us being called before identify_cpu(). */
 678         get_cpu_vendor(&boot_cpu_data);
 679
 680         switch (boot_cpu_data.x86_vendor) {
 681         case X86_VENDOR_AMD:
 682                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
 683                     (boot_cpu_data.x86 == 15))
 684                         break;
 685                 goto no_apic;
 686         case X86_VENDOR_INTEL:
 687                 if (boot_cpu_data.x86 == 6 ||
 688                     (boot_cpu_data.x86 == 15 && (cpu_has_apic || enable_local_apic > 0)) ||
 689                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
 690                         break;
 691                 goto no_apic;
 692         default:
 693                 goto no_apic;
 694         }
 695
 696         if (!cpu_has_apic) {
 697                 /*
 698                  * Some BIOSes disable the local APIC in the
 699                  * APIC_BASE MSR. This can only be done in
 700                  * software for Intel P6 and AMD K7 (Model > 1).
 701                  */
 702                 rdmsr(MSR_IA32_APICBASE, l, h);
 703                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
 704                         printk("Local APIC disabled by BIOS -- reenabling.\n");
 705                         l &= ~MSR_IA32_APICBASE_BASE;
 706                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
 707                         wrmsr(MSR_IA32_APICBASE, l, h);
 708                         enabled_via_apicbase = 1;
 709                 }
 710         }
 711         /*
 712          * The APIC feature bit should now be enabled
 713          * in `cpuid'
 714          */
 715         features = cpuid_edx(1);
 716         if (!(features & (1 << X86_FEATURE_APIC))) {
 717                 printk("Could not enable APIC!\n");
 718                 return -1;
 719         }
 720         set_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 721         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 722
 723         /* The BIOS may have set up the APIC at some other address */
 724         rdmsr(MSR_IA32_APICBASE, l, h);
 725         if (l & MSR_IA32_APICBASE_ENABLE)
 726                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
 727
 728         if (nmi_watchdog != NMI_NONE)
 729                 nmi_watchdog = NMI_LOCAL_APIC;
 730
 731         printk("Found and enabled local APIC!\n");
 732
 733         apic_pm_activate();
 734
 735         return 0;
 736
 737 no_apic:
 738         printk("No local APIC present or hardware disabled\n");
 739         return -1;
 740 }
 741
 742 void __init init_apic_mappings(void)
 743 {
 744         unsigned long apic_phys;
 745
 746         /*
 747          * If no local APIC can be found then set up a fake all
 748          * zeroes page to simulate the local APIC and another
 749          * one for the IO-APIC.
 750          */
 751         if (!smp_found_config && detect_init_APIC()) {
 752                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 753                 apic_phys = __pa(apic_phys);
 754         } else
 755                 apic_phys = mp_lapic_addr;
 756
 757         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 758         Dprintk("mapped APIC to %08lx (%08lx)\n", APIC_BASE, apic_phys);
 759
 760         /*
 761          * Fetch the APIC ID of the BSP in case we have a
 762          * default configuration (or the MP table is broken).
 763          */
 764         if (boot_cpu_physical_apicid == -1U)
 765                 boot_cpu_physical_apicid = GET_APIC_ID(apic_read(APIC_ID));
 766
 767 #ifdef CONFIG_X86_IO_APIC
 768         {
 769                 unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
 770                 int i;
 771
 772                 for (i = 0; i < nr_ioapics; i++) {
 773                         if (smp_found_config) {
 774                                 ioapic_phys = mp_ioapics[i].mpc_apicaddr;
 775                                 if (!ioapic_phys) {
 776                                         printk(KERN_ERR "WARNING: bogus zero IO-APIC address found in MPTABLE, disabling IO/APIC support!\n");
 777
 778                                         smp_found_config = 0;
 779                                         skip_ioapic_setup = 1;
 780                                         goto fake_ioapic_page;
 781                                 }
 782                         } else {
 783 fake_ioapic_page:
 784                                 ioapic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 785                                 ioapic_phys = __pa(ioapic_phys);
 786                         }
 787                         set_fixmap_nocache(idx, ioapic_phys);
 788                         Dprintk("mapped IOAPIC to %08lx (%08lx)\n",
 789                                         __fix_to_virt(idx), ioapic_phys);
 790                         idx++;
 791                 }
 792         }
 793 #endif
 794 }
 795
 796 /*
 797  * This part sets up the APIC 32 bit clock in LVTT1, with HZ interrupts
 798  * per second. We assume that the caller has already set up the local
 799  * APIC.
 800  *
 801  * The APIC timer is not exactly sync with the external timer chip, it
 802  * closely follows bus clocks.
 803  */
 804
 805 /*
 806  * The timer chip is already set up at HZ interrupts per second here,
 807  * but we do not accept timer interrupts yet. We only allow the BP
 808  * to calibrate.
 809  */
 810 static unsigned int __init get_8254_timer_count(void)
 811 {
 812         extern spinlock_t i8253_lock;
 813         unsigned long flags;
 814
 815         unsigned int count;
 816
 817         spin_lock_irqsave(&i8253_lock, flags);
 818
 819         outb_p(0x00, PIT_MODE);
 820         count = inb_p(PIT_CH0);
 821         count |= inb_p(PIT_CH0) << 8;
 822
 823         spin_unlock_irqrestore(&i8253_lock, flags);
 824
 825         return count;
 826 }
 827
 828 /* next tick in 8254 can be caught by catching timer wraparound */
 829 static void __init wait_8254_wraparound(void)
 830 {
 831         unsigned int curr_count, prev_count=~0;
 832         int delta;
 833
 834         curr_count = get_8254_timer_count();
 835
 836         do {
 837                 prev_count = curr_count;
 838                 curr_count = get_8254_timer_count();
 839                 delta = curr_count-prev_count;
 840
 841         /*
 842          * This limit for delta seems arbitrary, but it isn't, it's
 843          * slightly above the level of error a buggy Mercury/Neptune
 844          * chipset timer can cause.
 845          */
 846
 847         } while (delta < 300);
 848 }
 849
 850 /*
 851  * Default initialization for 8254 timers. If we use other timers like HPET,
 852  * we override this later
 853  */
 854 void (*wait_timer_tick)(void) = wait_8254_wraparound;
 855
 856 /*
 857  * This function sets up the local APIC timer, with a timeout of
 858  * 'clocks' APIC bus clock. During calibration we actually call
 859  * this function twice on the boot CPU, once with a bogus timeout
 860  * value, second time for real. The other (noncalibrating) CPUs
 861  * call this function only once, with the real, calibrated value.
 862  *
 863  * We do reads before writes even if unnecessary, to get around the
 864  * P5 APIC double write bug.
 865  */
 866
 867 #define APIC_DIVISOR 16
 868
 869 void __setup_APIC_LVTT(unsigned int clocks)
 870 {
 871         unsigned int lvtt_value, tmp_value, ver;
 872
 873         ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 874         lvtt_value = APIC_LVT_TIMER_PERIODIC | LOCAL_TIMER_VECTOR;
 875         if (!APIC_INTEGRATED(ver))
 876                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 877         apic_write_around(APIC_LVTT, lvtt_value);
 878
 879         /*
 880          * Divide PICLK by 16
 881          */
 882         tmp_value = apic_read(APIC_TDCR);
 883         apic_write_around(APIC_TDCR, (tmp_value
 884                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 885                                 | APIC_TDR_DIV_16);
 886
 887         apic_write_around(APIC_TMICT, clocks/APIC_DIVISOR);
 888 }
 889
 890 static void setup_APIC_timer(unsigned int clocks)
 891 {
 892         unsigned long flags;
 893
 894         local_irq_save(flags);
 895
 896         /*
 897          * Wait for IRQ0's slice:
 898          */
 899         wait_timer_tick();
 900
 901         __setup_APIC_LVTT(clocks);
 902
 903         local_irq_restore(flags);
 904 }
 905
 906 /*
 907  * In this function we calibrate APIC bus clocks to the external
 908  * timer. Unfortunately we cannot use jiffies and the timer irq
 909  * to calibrate, since some later bootup code depends on getting
 910  * the first irq? Ugh.
 911  *
 912  * We want to do the calibration only once since we
 913  * want to have local timer irqs syncron. CPUs connected
 914  * by the same APIC bus have the very same bus frequency.
 915  * And we want to have irqs off anyways, no accidental
 916  * APIC irq that way.
 917  */
 918
 919 int __init calibrate_APIC_clock(void)
 920 {
 921         unsigned long long t1 = 0, t2 = 0;
 922         long tt1, tt2;
 923         long result;
 924         int i;
 925         const int LOOPS = HZ/10;
 926
 927         printk("calibrating APIC timer ...\n");
 928
 929         /*
 930          * Put whatever arbitrary (but long enough) timeout
 931          * value into the APIC clock, we just want to get the
 932          * counter running for calibration.
 933          */
 934         __setup_APIC_LVTT(1000000000);
 935
 936         /*
 937          * The timer chip counts down to zero. Let's wait
 938          * for a wraparound to start exact measurement:
 939          * (the current tick might have been already half done)
 940          */
 941
 942         wait_timer_tick();
 943
 944         /*
 945          * We wrapped around just now. Let's start:
 946          */
 947         if (cpu_has_tsc)
 948                 rdtscll(t1);
 949         tt1 = apic_read(APIC_TMCCT);
 950
 951         /*
 952          * Let's wait LOOPS wraprounds:
 953          */
 954         for (i = 0; i < LOOPS; i++)
 955                 wait_timer_tick();
 956
 957         tt2 = apic_read(APIC_TMCCT);
 958         if (cpu_has_tsc)
 959                 rdtscll(t2);
 960
 961         /*
 962          * The APIC bus clock counter is 32 bits only, it
 963          * might have overflown, but note that we use signed
 964          * longs, thus no extra care needed.
 965          *
 966          * underflown to be exact, as the timer counts down ;)
 967          */
 968
 969         result = (tt1-tt2)*APIC_DIVISOR/LOOPS;
 970
 971         if (cpu_has_tsc)
 972                 printk("..... CPU clock speed is %ld.%04ld MHz.\n",
 973                         ((long)(t2-t1)/LOOPS)/(1000000/HZ),
 974                         ((long)(t2-t1)/LOOPS)%(1000000/HZ));
 975
 976         printk("..... host bus clock speed is %ld.%04ld MHz.\n",
 977                 result/(1000000/HZ),
 978                 result%(1000000/HZ));
 979
 980         return result;
 981 }
 982
 983 static unsigned int calibration_result;
 984
 985 void __init setup_boot_APIC_clock(void)
 986 {
 987         printk("Using local APIC timer interrupts.\n");
 988         using_apic_timer = 1;
 989
 990         local_irq_disable();
 991
 992         calibration_result = calibrate_APIC_clock();
 993         /*
 994          * Now set up the timer for real.
 995          */
 996         setup_APIC_timer(calibration_result);
 997
 998         local_irq_enable();
 999 }
1000
1001 void __init setup_secondary_APIC_clock(void)
1002 {
1003         local_irq_disable(); /* FIXME: Do we need this? --RR */
1004         setup_APIC_timer(calibration_result);
1005         local_irq_enable();
1006 }
1007
1008 void __init disable_APIC_timer(void)
1009 {
1010         if (using_apic_timer) {
1011                 unsigned long v;
1012
1013                 v = apic_read(APIC_LVTT);
1014                 apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
1015         }
1016 }
1017
1018 void enable_APIC_timer(void)
1019 {
1020         if (using_apic_timer) {
1021                 unsigned long v;
1022
1023                 v = apic_read(APIC_LVTT);
1024                 apic_write_around(APIC_LVTT, v & ~APIC_LVT_MASKED);
1025         }
1026 }
1027
1028 /*
1029  * the frequency of the profiling timer can be changed
1030  * by writing a multiplier value into /proc/profile.
1031  */
1032 int setup_profiling_timer(unsigned int multiplier)
1033 {
1034         int i;
1035
1036         /*
1037          * Sanity check. [at least 500 APIC cycles should be
1038          * between APIC interrupts as a rule of thumb, to avoid
1039          * irqs flooding us]
1040          */
1041         if ( (!multiplier) || (calibration_result/multiplier < 500))
1042                 return -EINVAL;
1043
1044         /*
1045          * Set the new multiplier for each CPU. CPUs don't start using the
1046          * new values until the next timer interrupt in which they do process
1047          * accounting. At that time they also adjust their APIC timers
1048          * accordingly.
1049          */
1050         for (i = 0; i < NR_CPUS; ++i)
1051                 per_cpu(prof_multiplier, i) = multiplier;
1052
1053         return 0;
1054 }
1055
1056 #undef APIC_DIVISOR
1057
1058 /*
1059  * Local timer interrupt handler. It does both profiling and
1060  * process statistics/rescheduling.
1061  *
1062  * We do profiling in every local tick, statistics/rescheduling
1063  * happen only every 'profiling multiplier' ticks. The default
1064  * multiplier is 1 and it can be changed by writing the new multiplier
1065  * value into /proc/profile.
1066  */
1067
1068 inline void smp_local_timer_interrupt(struct pt_regs * regs)
1069 {
1070         int cpu = smp_processor_id();
1071
1072         x86_do_profile(regs);
1073
1074         if (--per_cpu(prof_counter, cpu) <= 0) {
1075                 /*
1076                  * The multiplier may have changed since the last time we got
1077                  * to this point as a result of the user writing to
1078                  * /proc/profile. In this case we need to adjust the APIC
1079                  * timer accordingly.
1080                  *
1081                  * Interrupts are already masked off at this point.
1082                  */
1083                 per_cpu(prof_counter, cpu) = per_cpu(prof_multiplier, cpu);
1084                 if (per_cpu(prof_counter, cpu) !=
1085                                         per_cpu(prof_old_multiplier, cpu)) {
1086                         __setup_APIC_LVTT(
1087                                         calibration_result/
1088                                         per_cpu(prof_counter, cpu));
1089                         per_cpu(prof_old_multiplier, cpu) =
1090                                                 per_cpu(prof_counter, cpu);
1091                 }
1092
1093 #ifdef CONFIG_SMP
1094                 update_process_times(user_mode(regs));
1095 #endif
1096         }
1097
1098         /*
1099          * We take the 'long' return path, and there every subsystem
1100          * grabs the apropriate locks (kernel lock/ irq lock).
1101          *
1102          * we might want to decouple profiling from the 'long path',
1103          * and do the profiling totally in assembly.
1104          *
1105          * Currently this isn't too much of an issue (performance wise),
1106          * we can take more than 100K local irqs per second on a 100 MHz P5.
1107          */
1108 }
1109
1110 /*
1111  * Local APIC timer interrupt. This is the most natural way for doing
1112  * local interrupts, but local timer interrupts can be emulated by
1113  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1114  *
1115  * [ if a single-CPU system runs an SMP kernel then we call the local
1116  *   interrupt as well. Thus we cannot inline the local irq ... ]
1117  */
1118
1119 void smp_apic_timer_interrupt(struct pt_regs regs)
1120 {
1121         int cpu = smp_processor_id();
1122
1123         /*
1124          * the NMI deadlock-detector uses this.
1125          */
1126         irq_stat[cpu].apic_timer_irqs++;
1127
1128         /*
1129          * NOTE! We'd better ACK the irq immediately,
1130          * because timer handling can be slow.
1131          */
1132         ack_APIC_irq();
1133         /*
1134          * update_process_times() expects us to have done irq_enter().
1135          * Besides, if we don't timer interrupts ignore the global
1136          * interrupt lock, which is the WrongThing (tm) to do.
1137          */
1138         irq_enter();
1139         smp_local_timer_interrupt(&regs);
1140         irq_exit();
1141 }
1142
1143 /*
1144  * This interrupt should _never_ happen with our APIC/SMP architecture
1145  */
1146 asmlinkage void smp_spurious_interrupt(void)
1147 {
1148         unsigned long v;
1149
1150         irq_enter();
1151         /*
1152          * Check if this really is a spurious interrupt and ACK it
1153          * if it is a vectored one.  Just in case...
1154          * Spurious interrupts should not be ACKed.
1155          */
1156         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1157         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1158                 ack_APIC_irq();
1159
1160         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1161         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, should never happen.\n",
1162                         smp_processor_id());
1163         irq_exit();
1164 }
1165
1166 /*
1167  * This interrupt should never happen with our APIC/SMP architecture
1168  */
1169
1170 asmlinkage void smp_error_interrupt(void)
1171 {
1172         unsigned long v, v1;
1173
1174         irq_enter();
1175         /* First tickle the hardware, only then report what went on. -- REW */
1176         v = apic_read(APIC_ESR);
1177         apic_write(APIC_ESR, 0);
1178         v1 = apic_read(APIC_ESR);
1179         ack_APIC_irq();
1180         atomic_inc(&irq_err_count);
1181
1182         /* Here is what the APIC error bits mean:
1183            0: Send CS error
1184            1: Receive CS error
1185            2: Send accept error
1186            3: Receive accept error
1187            4: Reserved
1188            5: Send illegal vector
1189            6: Received illegal vector
1190            7: Illegal register address
1191         */
1192         printk (KERN_INFO "APIC error on CPU%d: %02lx(%02lx)\n",
1193                 smp_processor_id(), v , v1);
1194         irq_exit();
1195 }
1196
1197 /*
1198  * This initializes the IO-APIC and APIC hardware if this is
1199  * a UP kernel.
1200  */
1201 int __init APIC_init_uniprocessor (void)
1202 {
1203         if (enable_local_apic < 0)
1204                 clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
1205
1206         if (!smp_found_config && !cpu_has_apic)
1207                 return -1;
1208
1209         /*
1210          * Complain if the BIOS pretends there is one.
1211          */
1212         if (!cpu_has_apic && APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1213                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1214                         boot_cpu_physical_apicid);
1215                 return -1;
1216         }
1217
1218         verify_local_APIC();
1219
1220         connect_bsp_APIC();
1221
1222         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
1223
1224         setup_local_APIC();
1225
1226         if (nmi_watchdog == NMI_LOCAL_APIC)
1227                 check_nmi_watchdog();
1228 #ifdef CONFIG_X86_IO_APIC
1229         if (smp_found_config)
1230                 if (!skip_ioapic_setup && nr_ioapics)
1231                         setup_IO_APIC();
1232 #endif
1233         setup_boot_APIC_clock();
1234
1235         return 0;
1236 }