arch/i386/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/config.h>
  18 #include <linux/init.h>
  19
  20 #include <linux/mm.h>
  21 #include <linux/irq.h>
  22 #include <linux/delay.h>
  23 #include <linux/bootmem.h>
  24 #include <linux/smp_lock.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/mc146818rtc.h>
  27 #include <linux/kernel_stat.h>
  28 #include <linux/sysdev.h>
  29
  30 #include <asm/atomic.h>
  31 #include <asm/smp.h>
  32 #include <asm/mtrr.h>
  33 #include <asm/mpspec.h>
  34 #include <asm/desc.h>
  35 #include <asm/arch_hooks.h>
  36 #include <asm/hpet.h>
  37
  38 #include <mach_apic.h>
  39
  40 #include "io_ports.h"
  41
  42 /*
  43  * Debug level
  44  */
  45 int apic_verbosity;
  46
  47
  48 static void apic_pm_activate(void);
  49
  50 /*
  51  * 'what should we do if we get a hw irq event on an illegal vector'.
  52  * each architecture has to answer this themselves.
  53  */
  54 void ack_bad_irq(unsigned int irq)
  55 {
  56         printk("unexpected IRQ trap at vector %02x\n", irq);
  57         /*
  58          * Currently unexpected vectors happen only on SMP and APIC.
  59          * We _must_ ack these because every local APIC has only N
  60          * irq slots per priority level, and a 'hanging, unacked' IRQ
  61          * holds up an irq slot - in excessive cases (when multiple
  62          * unexpected vectors occur) that might lock up the APIC
  63          * completely.
  64          */
  65         ack_APIC_irq();
  66 }
  67
  68 void __init apic_intr_init(void)
  69 {
  70 #ifdef CONFIG_SMP
  71         smp_intr_init();
  72 #endif
  73         /* self generated IPI for local APIC timer */
  74         set_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
  75
  76         /* IPI vectors for APIC spurious and error interrupts */
  77         set_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
  78         set_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
  79
  80         /* thermal monitor LVT interrupt */
  81 #ifdef CONFIG_X86_MCE_P4THERMAL
  82         set_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
  83 #endif
  84 }
  85
  86 /* Using APIC to generate smp_local_timer_interrupt? */
  87 int using_apic_timer = 0;
  88
  89 static DEFINE_PER_CPU(int, prof_multiplier) = 1;
  90 static DEFINE_PER_CPU(int, prof_old_multiplier) = 1;
  91 static DEFINE_PER_CPU(int, prof_counter) = 1;
  92
  93 static int enabled_via_apicbase;
  94
  95 void enable_NMI_through_LVT0 (void * dummy)
  96 {
  97         unsigned int v, ver;
  98
  99         ver = apic_read(APIC_LVR);
 100         ver = GET_APIC_VERSION(ver);
 101         v = APIC_DM_NMI;                        /* unmask and set to NMI */
 102         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 103                 v |= APIC_LVT_LEVEL_TRIGGER;
 104         apic_write_around(APIC_LVT0, v);
 105 }
 106
 107 int get_physical_broadcast(void)
 108 {
 109         unsigned int lvr, version;
 110         lvr = apic_read(APIC_LVR);
 111         version = GET_APIC_VERSION(lvr);
 112         if (!APIC_INTEGRATED(version) || version >= 0x14)
 113                 return 0xff;
 114         else
 115                 return 0xf;
 116 }
 117
 118 int get_maxlvt(void)
 119 {
 120         unsigned int v, ver, maxlvt;
 121
 122         v = apic_read(APIC_LVR);
 123         ver = GET_APIC_VERSION(v);
 124         /* 82489DXs do not report # of LVT entries. */
 125         maxlvt = APIC_INTEGRATED(ver) ? GET_APIC_MAXLVT(v) : 2;
 126         return maxlvt;
 127 }
 128
 129 void clear_local_APIC(void)
 130 {
 131         int maxlvt;
 132         unsigned long v;
 133
 134         maxlvt = get_maxlvt();
 135
 136         /*
 137          * Masking an LVT entry on a P6 can trigger a local APIC error
 138          * if the vector is zero. Mask LVTERR first to prevent this.
 139          */
 140         if (maxlvt >= 3) {
 141                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 142                 apic_write_around(APIC_LVTERR, v | APIC_LVT_MASKED);
 143         }
 144         /*
 145          * Careful: we have to set masks only first to deassert
 146          * any level-triggered sources.
 147          */
 148         v = apic_read(APIC_LVTT);
 149         apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
 150         v = apic_read(APIC_LVT0);
 151         apic_write_around(APIC_LVT0, v | APIC_LVT_MASKED);
 152         v = apic_read(APIC_LVT1);
 153         apic_write_around(APIC_LVT1, v | APIC_LVT_MASKED);
 154         if (maxlvt >= 4) {
 155                 v = apic_read(APIC_LVTPC);
 156                 apic_write_around(APIC_LVTPC, v | APIC_LVT_MASKED);
 157         }
 158
 159 /* lets not touch this if we didn't frob it */
 160 #ifdef CONFIG_X86_MCE_P4THERMAL
 161         if (maxlvt >= 5) {
 162                 v = apic_read(APIC_LVTTHMR);
 163                 apic_write_around(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 164         }
 165 #endif
 166         /*
 167          * Clean APIC state for other OSs:
 168          */
 169         apic_write_around(APIC_LVTT, APIC_LVT_MASKED);
 170         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
 171         apic_write_around(APIC_LVT1, APIC_LVT_MASKED);
 172         if (maxlvt >= 3)
 173                 apic_write_around(APIC_LVTERR, APIC_LVT_MASKED);
 174         if (maxlvt >= 4)
 175                 apic_write_around(APIC_LVTPC, APIC_LVT_MASKED);
 176
 177 #ifdef CONFIG_X86_MCE_P4THERMAL
 178         if (maxlvt >= 5)
 179                 apic_write_around(APIC_LVTTHMR, APIC_LVT_MASKED);
 180 #endif
 181         v = GET_APIC_VERSION(apic_read(APIC_LVR));
 182         if (APIC_INTEGRATED(v)) {       /* !82489DX */
 183                 if (maxlvt > 3)         /* Due to Pentium errata 3AP and 11AP. */
 184                         apic_write(APIC_ESR, 0);
 185                 apic_read(APIC_ESR);
 186         }
 187 }
 188
 189 void __init connect_bsp_APIC(void)
 190 {
 191         if (pic_mode) {
 192                 /*
 193                  * Do not trust the local APIC being empty at bootup.
 194                  */
 195                 clear_local_APIC();
 196                 /*
 197                  * PIC mode, enable APIC mode in the IMCR, i.e.
 198                  * connect BSP's local APIC to INT and NMI lines.
 199                  */
 200                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
 201                                 "enabling APIC mode.\n");
 202                 outb(0x70, 0x22);
 203                 outb(0x01, 0x23);
 204         }
 205         enable_apic_mode();
 206 }
 207
 208 void disconnect_bsp_APIC(void)
 209 {
 210         if (pic_mode) {
 211                 /*
 212                  * Put the board back into PIC mode (has an effect
 213                  * only on certain older boards).  Note that APIC
 214                  * interrupts, including IPIs, won't work beyond
 215                  * this point!  The only exception are INIT IPIs.
 216                  */
 217                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
 218                                 "entering PIC mode.\n");
 219                 outb(0x70, 0x22);
 220                 outb(0x00, 0x23);
 221         }
 222 }
 223
 224 void disable_local_APIC(void)
 225 {
 226         unsigned long value;
 227
 228         clear_local_APIC();
 229
 230         /*
 231          * Disable APIC (implies clearing of registers
 232          * for 82489DX!).
 233          */
 234         value = apic_read(APIC_SPIV);
 235         value &= ~APIC_SPIV_APIC_ENABLED;
 236         apic_write_around(APIC_SPIV, value);
 237
 238         if (enabled_via_apicbase) {
 239                 unsigned int l, h;
 240                 rdmsr(MSR_IA32_APICBASE, l, h);
 241                 l &= ~MSR_IA32_APICBASE_ENABLE;
 242                 wrmsr(MSR_IA32_APICBASE, l, h);
 243         }
 244 }
 245
 246 /*
 247  * This is to verify that we're looking at a real local APIC.
 248  * Check these against your board if the CPUs aren't getting
 249  * started for no apparent reason.
 250  */
 251 int __init verify_local_APIC(void)
 252 {
 253         unsigned int reg0, reg1;
 254
 255         /*
 256          * The version register is read-only in a real APIC.
 257          */
 258         reg0 = apic_read(APIC_LVR);
 259         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 260         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 261         reg1 = apic_read(APIC_LVR);
 262         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 263
 264         /*
 265          * The two version reads above should print the same
 266          * numbers.  If the second one is different, then we
 267          * poke at a non-APIC.
 268          */
 269         if (reg1 != reg0)
 270                 return 0;
 271
 272         /*
 273          * Check if the version looks reasonably.
 274          */
 275         reg1 = GET_APIC_VERSION(reg0);
 276         if (reg1 == 0x00 || reg1 == 0xff)
 277                 return 0;
 278         reg1 = get_maxlvt();
 279         if (reg1 < 0x02 || reg1 == 0xff)
 280                 return 0;
 281
 282         /*
 283          * The ID register is read/write in a real APIC.
 284          */
 285         reg0 = apic_read(APIC_ID);
 286         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 287
 288         /*
 289          * The next two are just to see if we have sane values.
 290          * They're only really relevant if we're in Virtual Wire
 291          * compatibility mode, but most boxes are anymore.
 292          */
 293         reg0 = apic_read(APIC_LVT0);
 294         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 295         reg1 = apic_read(APIC_LVT1);
 296         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 297
 298         return 1;
 299 }
 300
 301 void __init sync_Arb_IDs(void)
 302 {
 303         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 304         unsigned int ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 305         if (ver >= 0x14)        /* P4 or higher */
 306                 return;
 307         /*
 308          * Wait for idle.
 309          */
 310         apic_wait_icr_idle();
 311
 312         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 313         apic_write_around(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 314                                 | APIC_DM_INIT);
 315 }
 316
 317 extern void __error_in_apic_c (void);
 318
 319 /*
 320  * An initial setup of the virtual wire mode.
 321  */
 322 void __init init_bsp_APIC(void)
 323 {
 324         unsigned long value, ver;
 325
 326         /*
 327          * Don't do the setup now if we have a SMP BIOS as the
 328          * through-I/O-APIC virtual wire mode might be active.
 329          */
 330         if (smp_found_config || !cpu_has_apic)
 331                 return;
 332
 333         value = apic_read(APIC_LVR);
 334         ver = GET_APIC_VERSION(value);
 335
 336         /*
 337          * Do not trust the local APIC being empty at bootup.
 338          */
 339         clear_local_APIC();
 340
 341         /*
 342          * Enable APIC.
 343          */
 344         value = apic_read(APIC_SPIV);
 345         value &= ~APIC_VECTOR_MASK;
 346         value |= APIC_SPIV_APIC_ENABLED;
 347
 348         /* This bit is reserved on P4/Xeon and should be cleared */
 349         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) && (boot_cpu_data.x86 == 15))
 350                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 351         else
 352                 value |= APIC_SPIV_FOCUS_DISABLED;
 353         value |= SPURIOUS_APIC_VECTOR;
 354         apic_write_around(APIC_SPIV, value);
 355
 356         /*
 357          * Set up the virtual wire mode.
 358          */
 359         apic_write_around(APIC_LVT0, APIC_DM_EXTINT);
 360         value = APIC_DM_NMI;
 361         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 362                 value |= APIC_LVT_LEVEL_TRIGGER;
 363         apic_write_around(APIC_LVT1, value);
 364 }
 365
 366 void __init setup_local_APIC (void)
 367 {
 368         unsigned long oldvalue, value, ver, maxlvt;
 369
 370         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 371         if (esr_disable) {
 372                 apic_write(APIC_ESR, 0);
 373                 apic_write(APIC_ESR, 0);
 374                 apic_write(APIC_ESR, 0);
 375                 apic_write(APIC_ESR, 0);
 376         }
 377
 378         value = apic_read(APIC_LVR);
 379         ver = GET_APIC_VERSION(value);
 380
 381         if ((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f)
 382                 __error_in_apic_c();
 383
 384         /*
 385          * Double-check whether this APIC is really registered.
 386          */
 387         if (!apic_id_registered())
 388                 BUG();
 389
 390         /*
 391          * Intel recommends to set DFR, LDR and TPR before enabling
 392          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 393          * document number 292116).  So here it goes...
 394          */
 395         init_apic_ldr();
 396
 397         /*
 398          * Set Task Priority to 'accept all'. We never change this
 399          * later on.
 400          */
 401         value = apic_read(APIC_TASKPRI);
 402         value &= ~APIC_TPRI_MASK;
 403         apic_write_around(APIC_TASKPRI, value);
 404
 405         /*
 406          * Now that we are all set up, enable the APIC
 407          */
 408         value = apic_read(APIC_SPIV);
 409         value &= ~APIC_VECTOR_MASK;
 410         /*
 411          * Enable APIC
 412          */
 413         value |= APIC_SPIV_APIC_ENABLED;
 414
 415         /*
 416          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
 417          * certain networking cards. If high frequency interrupts are
 418          * happening on a particular IOAPIC pin, plus the IOAPIC routing
 419          * entry is masked/unmasked at a high rate as well then sooner or
 420          * later IOAPIC line gets 'stuck', no more interrupts are received
 421          * from the device. If focus CPU is disabled then the hang goes
 422          * away, oh well :-(
 423          *
 424          * [ This bug can be reproduced easily with a level-triggered
 425          *   PCI Ne2000 networking cards and PII/PIII processors, dual
 426          *   BX chipset. ]
 427          */
 428         /*
 429          * Actually disabling the focus CPU check just makes the hang less
 430          * frequent as it makes the interrupt distributon model be more
 431          * like LRU than MRU (the short-term load is more even across CPUs).
 432          * See also the comment in end_level_ioapic_irq().  --macro
 433          */
 434 #if 1
 435         /* Enable focus processor (bit==0) */
 436         value &= ~APIC_SPIV_FOCUS_DISABLED;
 437 #else
 438         /* Disable focus processor (bit==1) */
 439         value |= APIC_SPIV_FOCUS_DISABLED;
 440 #endif
 441         /*
 442          * Set spurious IRQ vector
 443          */
 444         value |= SPURIOUS_APIC_VECTOR;
 445         apic_write_around(APIC_SPIV, value);
 446
 447         /*
 448          * Set up LVT0, LVT1:
 449          *
 450          * set up through-local-APIC on the BP's LINT0. This is not
 451          * strictly necessery in pure symmetric-IO mode, but sometimes
 452          * we delegate interrupts to the 8259A.
 453          */
 454         /*
 455          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 456          */
 457         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 458         if (!smp_processor_id() && (pic_mode || !value)) {
 459                 value = APIC_DM_EXTINT;
 460                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 461                                 smp_processor_id());
 462         } else {
 463                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 464                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 465                                 smp_processor_id());
 466         }
 467         apic_write_around(APIC_LVT0, value);
 468
 469         /*
 470          * only the BP should see the LINT1 NMI signal, obviously.
 471          */
 472         if (!smp_processor_id())
 473                 value = APIC_DM_NMI;
 474         else
 475                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 476         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 477                 value |= APIC_LVT_LEVEL_TRIGGER;
 478         apic_write_around(APIC_LVT1, value);
 479
 480         if (APIC_INTEGRATED(ver) && !esr_disable) {             /* !82489DX */
 481                 maxlvt = get_maxlvt();
 482                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 483                         apic_write(APIC_ESR, 0);
 484                 oldvalue = apic_read(APIC_ESR);
 485
 486                 value = ERROR_APIC_VECTOR;      // enables sending errors
 487                 apic_write_around(APIC_LVTERR, value);
 488                 /*
 489                  * spec says clear errors after enabling vector.
 490                  */
 491                 if (maxlvt > 3)
 492                         apic_write(APIC_ESR, 0);
 493                 value = apic_read(APIC_ESR);
 494                 if (value != oldvalue)
 495                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
 496                                 "vector: 0x%08lx  after: 0x%08lx\n",
 497                                 oldvalue, value);
 498         } else {
 499                 if (esr_disable)
 500                         /*
 501                          * Something untraceble is creating bad interrupts on
 502                          * secondary quads ... for the moment, just leave the
 503                          * ESR disabled - we can't do anything useful with the
 504                          * errors anyway - mbligh
 505                          */
 506                         printk("Leaving ESR disabled.\n");
 507                 else
 508                         printk("No ESR for 82489DX.\n");
 509         }
 510
 511         if (nmi_watchdog == NMI_LOCAL_APIC)
 512                 setup_apic_nmi_watchdog();
 513         apic_pm_activate();
 514 }
 515
 516 /*
 517  * If Linux enabled the LAPIC against the BIOS default
 518  * disable it down before re-entering the BIOS on shutdown.
 519  * Otherwise the BIOS may get confused and not power-off.
 520  */
 521 void
 522 lapic_shutdown()
 523 {
 524         if (!cpu_has_apic || !enabled_via_apicbase)
 525                 return;
 526
 527         local_irq_disable();
 528         disable_local_APIC();
 529         local_irq_enable();
 530 }
 531
 532 #ifdef CONFIG_PM
 533
 534 static struct {
 535         int active;
 536         /* r/w apic fields */
 537         unsigned int apic_id;
 538         unsigned int apic_taskpri;
 539         unsigned int apic_ldr;
 540         unsigned int apic_dfr;
 541         unsigned int apic_spiv;
 542         unsigned int apic_lvtt;
 543         unsigned int apic_lvtpc;
 544         unsigned int apic_lvt0;
 545         unsigned int apic_lvt1;
 546         unsigned int apic_lvterr;
 547         unsigned int apic_tmict;
 548         unsigned int apic_tdcr;
 549         unsigned int apic_thmr;
 550 } apic_pm_state;
 551
 552 static int lapic_suspend(struct sys_device *dev, u32 state)
 553 {
 554         unsigned long flags;
 555
 556         if (!apic_pm_state.active)
 557                 return 0;
 558
 559         apic_pm_state.apic_id = apic_read(APIC_ID);
 560         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
 561         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
 562         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
 563         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
 564         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
 565         apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
 566         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
 567         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
 568         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
 569         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
 570         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
 571         apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
 572
 573         local_irq_save(flags);
 574         disable_local_APIC();
 575         local_irq_restore(flags);
 576         return 0;
 577 }
 578
 579 static int lapic_resume(struct sys_device *dev)
 580 {
 581         unsigned int l, h;
 582         unsigned long flags;
 583
 584         if (!apic_pm_state.active)
 585                 return 0;
 586
 587         local_irq_save(flags);
 588
 589         /*
 590          * Make sure the APICBASE points to the right address
 591          *
 592          * FIXME! This will be wrong if we ever support suspend on
 593          * SMP! We'll need to do this as part of the CPU restore!
 594          */
 595         rdmsr(MSR_IA32_APICBASE, l, h);
 596         l &= ~MSR_IA32_APICBASE_BASE;
 597         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
 598         wrmsr(MSR_IA32_APICBASE, l, h);
 599
 600         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
 601         apic_write(APIC_ID, apic_pm_state.apic_id);
 602         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
 603         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
 604         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
 605         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
 606         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
 607         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
 608         apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
 609         apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
 610         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
 611         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
 612         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
 613         apic_write(APIC_ESR, 0);
 614         apic_read(APIC_ESR);
 615         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
 616         apic_write(APIC_ESR, 0);
 617         apic_read(APIC_ESR);
 618         local_irq_restore(flags);
 619         return 0;
 620 }
 621
 622 /*
 623  * This device has no shutdown method - fully functioning local APICs
 624  * are needed on every CPU up until machine_halt/restart/poweroff.
 625  */
 626
 627 static struct sysdev_class lapic_sysclass = {
 628         set_kset_name("lapic"),
 629         .resume         = lapic_resume,
 630         .suspend        = lapic_suspend,
 631 };
 632
 633 static struct sys_device device_lapic = {
 634         .id     = 0,
 635         .cls    = &lapic_sysclass,
 636 };
 637
 638 static void __init apic_pm_activate(void)
 639 {
 640         apic_pm_state.active = 1;
 641 }
 642
 643 static int __init init_lapic_sysfs(void)
 644 {
 645         int error;
 646
 647         if (!cpu_has_apic)
 648                 return 0;
 649         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
 650
 651         error = sysdev_class_register(&lapic_sysclass);
 652         if (!error)
 653                 error = sysdev_register(&device_lapic);
 654         return error;
 655 }
 656 device_initcall(init_lapic_sysfs);
 657
 658 #else   /* CONFIG_PM */
 659
 660 static void apic_pm_activate(void) { }
 661
 662 #endif  /* CONFIG_PM */
 663
 664 /*
 665  * Detect and enable local APICs on non-SMP boards.
 666  * Original code written by Keir Fraser.
 667  */
 668
 669 /*
 670  * Knob to control our willingness to enable the local APIC.
 671  */
 672 int enable_local_apic __initdata = 0; /* -1=force-disable, +1=force-enable */
 673
 674 static int __init lapic_disable(char *str)
 675 {
 676         enable_local_apic = -1;
 677         clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 678         return 0;
 679 }
 680 __setup("nolapic", lapic_disable);
 681
 682 static int __init lapic_enable(char *str)
 683 {
 684         enable_local_apic = 1;
 685         return 0;
 686 }
 687 __setup("lapic", lapic_enable);
 688
 689 static int __init apic_set_verbosity(char *str)
 690 {
 691         if (strcmp("debug", str) == 0)
 692                 apic_verbosity = APIC_DEBUG;
 693         else if (strcmp("verbose", str) == 0)
 694                 apic_verbosity = APIC_VERBOSE;
 695         else
 696                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
 697                                 " use apic=verbose or apic=debug", str);
 698
 699         return 0;
 700 }
 701
 702 __setup("apic=", apic_set_verbosity);
 703
 704 static int __init detect_init_APIC (void)
 705 {
 706         u32 h, l, features;
 707         extern void get_cpu_vendor(struct cpuinfo_x86*);
 708
 709         /* Disabled by kernel option? */
 710         if (enable_local_apic < 0)
 711                 return -1;
 712
 713         /* Workaround for us being called before identify_cpu(). */
 714         get_cpu_vendor(&boot_cpu_data);
 715
 716         switch (boot_cpu_data.x86_vendor) {
 717         case X86_VENDOR_AMD:
 718                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
 719                     (boot_cpu_data.x86 == 15))
 720                         break;
 721                 goto no_apic;
 722         case X86_VENDOR_INTEL:
 723                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
 724                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
 725                         break;
 726                 goto no_apic;
 727         default:
 728                 goto no_apic;
 729         }
 730
 731         if (!cpu_has_apic) {
 732                 /*
 733                  * Over-ride BIOS and try to enable the local
 734                  * APIC only if "lapic" specified.
 735                  */
 736                 if (enable_local_apic <= 0) {
 737                         printk("Local APIC disabled by BIOS -- "
 738                                "you can enable it with \"lapic\"\n");
 739                         return -1;
 740                 }
 741                 /*
 742                  * Some BIOSes disable the local APIC in the
 743                  * APIC_BASE MSR. This can only be done in
 744                  * software for Intel P6 or later and AMD K7
 745                  * (Model > 1) or later.
 746                  */
 747                 rdmsr(MSR_IA32_APICBASE, l, h);
 748                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
 749                         printk("Local APIC disabled by BIOS -- reenabling.\n");
 750                         l &= ~MSR_IA32_APICBASE_BASE;
 751                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
 752                         wrmsr(MSR_IA32_APICBASE, l, h);
 753                         enabled_via_apicbase = 1;
 754                 }
 755         }
 756         /*
 757          * The APIC feature bit should now be enabled
 758          * in `cpuid'
 759          */
 760         features = cpuid_edx(1);
 761         if (!(features & (1 << X86_FEATURE_APIC))) {
 762                 printk("Could not enable APIC!\n");
 763                 return -1;
 764         }
 765         set_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 766         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 767
 768         /* The BIOS may have set up the APIC at some other address */
 769         rdmsr(MSR_IA32_APICBASE, l, h);
 770         if (l & MSR_IA32_APICBASE_ENABLE)
 771                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
 772
 773         if (nmi_watchdog != NMI_NONE)
 774                 nmi_watchdog = NMI_LOCAL_APIC;
 775
 776         printk("Found and enabled local APIC!\n");
 777
 778         apic_pm_activate();
 779
 780         return 0;
 781
 782 no_apic:
 783         printk("No local APIC present or hardware disabled\n");
 784         return -1;
 785 }
 786
 787 void __init init_apic_mappings(void)
 788 {
 789         unsigned long apic_phys;
 790
 791         /*
 792          * If no local APIC can be found then set up a fake all
 793          * zeroes page to simulate the local APIC and another
 794          * one for the IO-APIC.
 795          */
 796         if (!smp_found_config && detect_init_APIC()) {
 797                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 798                 apic_phys = __pa(apic_phys);
 799         } else
 800                 apic_phys = mp_lapic_addr;
 801
 802         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 803         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
 804                apic_phys);
 805
 806         /*
 807          * Fetch the APIC ID of the BSP in case we have a
 808          * default configuration (or the MP table is broken).
 809          */
 810         if (boot_cpu_physical_apicid == -1U)
 811                 boot_cpu_physical_apicid = GET_APIC_ID(apic_read(APIC_ID));
 812
 813 #ifdef CONFIG_X86_IO_APIC
 814         {
 815                 unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
 816                 int i;
 817
 818                 for (i = 0; i < nr_ioapics; i++) {
 819                         if (smp_found_config) {
 820                                 ioapic_phys = mp_ioapics[i].mpc_apicaddr;
 821                                 if (!ioapic_phys) {
 822                                         printk(KERN_ERR
 823                                                "WARNING: bogus zero IO-APIC "
 824                                                "address found in MPTABLE, "
 825                                                "disabling IO/APIC support!\n");
 826                                         smp_found_config = 0;
 827                                         skip_ioapic_setup = 1;
 828                                         goto fake_ioapic_page;
 829                                 }
 830                         } else {
 831 fake_ioapic_page:
 832                                 ioapic_phys = (unsigned long)
 833                                               alloc_bootmem_pages(PAGE_SIZE);
 834                                 ioapic_phys = __pa(ioapic_phys);
 835                         }
 836                         set_fixmap_nocache(idx, ioapic_phys);
 837                         printk(KERN_DEBUG "mapped IOAPIC to %08lx (%08lx)\n",
 838                                __fix_to_virt(idx), ioapic_phys);
 839                         idx++;
 840                 }
 841         }
 842 #endif
 843 }
 844
 845 /*
 846  * This part sets up the APIC 32 bit clock in LVTT1, with HZ interrupts
 847  * per second. We assume that the caller has already set up the local
 848  * APIC.
 849  *
 850  * The APIC timer is not exactly sync with the external timer chip, it
 851  * closely follows bus clocks.
 852  */
 853
 854 /*
 855  * The timer chip is already set up at HZ interrupts per second here,
 856  * but we do not accept timer interrupts yet. We only allow the BP
 857  * to calibrate.
 858  */
 859 static unsigned int __init get_8254_timer_count(void)
 860 {
 861         extern spinlock_t i8253_lock;
 862         unsigned long flags;
 863
 864         unsigned int count;
 865
 866         spin_lock_irqsave(&i8253_lock, flags);
 867
 868         outb_p(0x00, PIT_MODE);
 869         count = inb_p(PIT_CH0);
 870         count |= inb_p(PIT_CH0) << 8;
 871
 872         spin_unlock_irqrestore(&i8253_lock, flags);
 873
 874         return count;
 875 }
 876
 877 /* next tick in 8254 can be caught by catching timer wraparound */
 878 static void __init wait_8254_wraparound(void)
 879 {
 880         unsigned int curr_count, prev_count=~0;
 881         int delta;
 882
 883         curr_count = get_8254_timer_count();
 884
 885         do {
 886                 prev_count = curr_count;
 887                 curr_count = get_8254_timer_count();
 888                 delta = curr_count-prev_count;
 889
 890         /*
 891          * This limit for delta seems arbitrary, but it isn't, it's
 892          * slightly above the level of error a buggy Mercury/Neptune
 893          * chipset timer can cause.
 894          */
 895
 896         } while (delta < 300);
 897 }
 898
 899 /*
 900  * Default initialization for 8254 timers. If we use other timers like HPET,
 901  * we override this later
 902  */
 903 void (*wait_timer_tick)(void) = wait_8254_wraparound;
 904
 905 /*
 906  * This function sets up the local APIC timer, with a timeout of
 907  * 'clocks' APIC bus clock. During calibration we actually call
 908  * this function twice on the boot CPU, once with a bogus timeout
 909  * value, second time for real. The other (noncalibrating) CPUs
 910  * call this function only once, with the real, calibrated value.
 911  *
 912  * We do reads before writes even if unnecessary, to get around the
 913  * P5 APIC double write bug.
 914  */
 915
 916 #define APIC_DIVISOR 16
 917
 918 void __setup_APIC_LVTT(unsigned int clocks)
 919 {
 920         unsigned int lvtt_value, tmp_value, ver;
 921
 922         ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 923         lvtt_value = APIC_LVT_TIMER_PERIODIC | LOCAL_TIMER_VECTOR;
 924         if (!APIC_INTEGRATED(ver))
 925                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 926         apic_write_around(APIC_LVTT, lvtt_value);
 927
 928         /*
 929          * Divide PICLK by 16
 930          */
 931         tmp_value = apic_read(APIC_TDCR);
 932         apic_write_around(APIC_TDCR, (tmp_value
 933                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 934                                 | APIC_TDR_DIV_16);
 935
 936         apic_write_around(APIC_TMICT, clocks/APIC_DIVISOR);
 937 }
 938
 939 static void setup_APIC_timer(unsigned int clocks)
 940 {
 941         unsigned long flags;
 942
 943         local_irq_save(flags);
 944
 945         /*
 946          * Wait for IRQ0's slice:
 947          */
 948         wait_timer_tick();
 949
 950         __setup_APIC_LVTT(clocks);
 951
 952         local_irq_restore(flags);
 953 }
 954
 955 /*
 956  * In this function we calibrate APIC bus clocks to the external
 957  * timer. Unfortunately we cannot use jiffies and the timer irq
 958  * to calibrate, since some later bootup code depends on getting
 959  * the first irq? Ugh.
 960  *
 961  * We want to do the calibration only once since we
 962  * want to have local timer irqs syncron. CPUs connected
 963  * by the same APIC bus have the very same bus frequency.
 964  * And we want to have irqs off anyways, no accidental
 965  * APIC irq that way.
 966  */
 967
 968 int __init calibrate_APIC_clock(void)
 969 {
 970         unsigned long long t1 = 0, t2 = 0;
 971         long tt1, tt2;
 972         long result;
 973         int i;
 974         const int LOOPS = HZ/10;
 975
 976         apic_printk(APIC_VERBOSE, "calibrating APIC timer ...\n");
 977
 978         /*
 979          * Put whatever arbitrary (but long enough) timeout
 980          * value into the APIC clock, we just want to get the
 981          * counter running for calibration.
 982          */
 983         __setup_APIC_LVTT(1000000000);
 984
 985         /*
 986          * The timer chip counts down to zero. Let's wait
 987          * for a wraparound to start exact measurement:
 988          * (the current tick might have been already half done)
 989          */
 990
 991         wait_timer_tick();
 992
 993         /*
 994          * We wrapped around just now. Let's start:
 995          */
 996         if (cpu_has_tsc)
 997                 rdtscll(t1);
 998         tt1 = apic_read(APIC_TMCCT);
 999
1000         /*
1001          * Let's wait LOOPS wraprounds:
1002          */
1003         for (i = 0; i < LOOPS; i++)
1004                 wait_timer_tick();
1005
1006         tt2 = apic_read(APIC_TMCCT);
1007         if (cpu_has_tsc)
1008                 rdtscll(t2);
1009
1010         /*
1011          * The APIC bus clock counter is 32 bits only, it
1012          * might have overflown, but note that we use signed
1013          * longs, thus no extra care needed.
1014          *
1015          * underflown to be exact, as the timer counts down ;)
1016          */
1017
1018         result = (tt1-tt2)*APIC_DIVISOR/LOOPS;
1019
1020         if (cpu_has_tsc)
1021                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
1022                         "%ld.%04ld MHz.\n",
1023                         ((long)(t2-t1)/LOOPS)/(1000000/HZ),
1024                         ((long)(t2-t1)/LOOPS)%(1000000/HZ));
1025
1026         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
1027                 "%ld.%04ld MHz.\n",
1028                 result/(1000000/HZ),
1029                 result%(1000000/HZ));
1030
1031         return result;
1032 }
1033
1034 static unsigned int calibration_result;
1035
1036 void __init setup_boot_APIC_clock(void)
1037 {
1038         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n");
1039         using_apic_timer = 1;
1040
1041         local_irq_disable();
1042
1043         calibration_result = calibrate_APIC_clock();
1044         /*
1045          * Now set up the timer for real.
1046          */
1047         setup_APIC_timer(calibration_result);
1048
1049         local_irq_enable();
1050 }
1051
1052 void __init setup_secondary_APIC_clock(void)
1053 {
1054         local_irq_disable(); /* FIXME: Do we need this? --RR */
1055         setup_APIC_timer(calibration_result);
1056         local_irq_enable();
1057 }
1058
1059 void __init disable_APIC_timer(void)
1060 {
1061         if (using_apic_timer) {
1062                 unsigned long v;
1063
1064                 v = apic_read(APIC_LVTT);
1065                 apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
1066         }
1067 }
1068
1069 void enable_APIC_timer(void)
1070 {
1071         if (using_apic_timer) {
1072                 unsigned long v;
1073
1074                 v = apic_read(APIC_LVTT);
1075                 apic_write_around(APIC_LVTT, v & ~APIC_LVT_MASKED);
1076         }
1077 }
1078
1079 /*
1080  * the frequency of the profiling timer can be changed
1081  * by writing a multiplier value into /proc/profile.
1082  */
1083 int setup_profiling_timer(unsigned int multiplier)
1084 {
1085         int i;
1086
1087         /*
1088          * Sanity check. [at least 500 APIC cycles should be
1089          * between APIC interrupts as a rule of thumb, to avoid
1090          * irqs flooding us]
1091          */
1092         if ( (!multiplier) || (calibration_result/multiplier < 500))
1093                 return -EINVAL;
1094
1095         /*
1096          * Set the new multiplier for each CPU. CPUs don't start using the
1097          * new values until the next timer interrupt in which they do process
1098          * accounting. At that time they also adjust their APIC timers
1099          * accordingly.
1100          */
1101         for (i = 0; i < NR_CPUS; ++i)
1102                 per_cpu(prof_multiplier, i) = multiplier;
1103
1104         return 0;
1105 }
1106
1107 #undef APIC_DIVISOR
1108
1109 /*
1110  * Local timer interrupt handler. It does both profiling and
1111  * process statistics/rescheduling.
1112  *
1113  * We do profiling in every local tick, statistics/rescheduling
1114  * happen only every 'profiling multiplier' ticks. The default
1115  * multiplier is 1 and it can be changed by writing the new multiplier
1116  * value into /proc/profile.
1117  */
1118
1119 inline void smp_local_timer_interrupt(struct pt_regs * regs)
1120 {
1121         int cpu = smp_processor_id();
1122
1123         profile_tick(CPU_PROFILING, regs);
1124         if (--per_cpu(prof_counter, cpu) <= 0) {
1125                 /*
1126                  * The multiplier may have changed since the last time we got
1127                  * to this point as a result of the user writing to
1128                  * /proc/profile. In this case we need to adjust the APIC
1129                  * timer accordingly.
1130                  *
1131                  * Interrupts are already masked off at this point.
1132                  */
1133                 per_cpu(prof_counter, cpu) = per_cpu(prof_multiplier, cpu);
1134                 if (per_cpu(prof_counter, cpu) !=
1135                                         per_cpu(prof_old_multiplier, cpu)) {
1136                         __setup_APIC_LVTT(
1137                                         calibration_result/
1138                                         per_cpu(prof_counter, cpu));
1139                         per_cpu(prof_old_multiplier, cpu) =
1140                                                 per_cpu(prof_counter, cpu);
1141                 }
1142
1143 #ifdef CONFIG_SMP
1144                 update_process_times(user_mode(regs));
1145 #endif
1146         }
1147
1148         /*
1149          * We take the 'long' return path, and there every subsystem
1150          * grabs the apropriate locks (kernel lock/ irq lock).
1151          *
1152          * we might want to decouple profiling from the 'long path',
1153          * and do the profiling totally in assembly.
1154          *
1155          * Currently this isn't too much of an issue (performance wise),
1156          * we can take more than 100K local irqs per second on a 100 MHz P5.
1157          */
1158 }
1159
1160 /*
1161  * Local APIC timer interrupt. This is the most natural way for doing
1162  * local interrupts, but local timer interrupts can be emulated by
1163  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1164  *
1165  * [ if a single-CPU system runs an SMP kernel then we call the local
1166  *   interrupt as well. Thus we cannot inline the local irq ... ]
1167  */
1168
1169 fastcall void smp_apic_timer_interrupt(struct pt_regs *regs)
1170 {
1171         int cpu = smp_processor_id();
1172
1173         /*
1174          * the NMI deadlock-detector uses this.
1175          */
1176         irq_stat[cpu].apic_timer_irqs++;
1177
1178         /*
1179          * NOTE! We'd better ACK the irq immediately,
1180          * because timer handling can be slow.
1181          */
1182         ack_APIC_irq();
1183         /*
1184          * update_process_times() expects us to have done irq_enter().
1185          * Besides, if we don't timer interrupts ignore the global
1186          * interrupt lock, which is the WrongThing (tm) to do.
1187          */
1188         irq_enter();
1189         smp_local_timer_interrupt(regs);
1190         irq_exit();
1191 }
1192
1193 /*
1194  * This interrupt should _never_ happen with our APIC/SMP architecture
1195  */
1196 fastcall void smp_spurious_interrupt(struct pt_regs *regs)
1197 {
1198         unsigned long v;
1199
1200         irq_enter();
1201         /*
1202          * Check if this really is a spurious interrupt and ACK it
1203          * if it is a vectored one.  Just in case...
1204          * Spurious interrupts should not be ACKed.
1205          */
1206         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1207         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1208                 ack_APIC_irq();
1209
1210         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1211         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, should never happen.\n",
1212                         smp_processor_id());
1213         irq_exit();
1214 }
1215
1216 /*
1217  * This interrupt should never happen with our APIC/SMP architecture
1218  */
1219
1220 fastcall void smp_error_interrupt(struct pt_regs *regs)
1221 {
1222         unsigned long v, v1;
1223
1224         irq_enter();
1225         /* First tickle the hardware, only then report what went on. -- REW */
1226         v = apic_read(APIC_ESR);
1227         apic_write(APIC_ESR, 0);
1228         v1 = apic_read(APIC_ESR);
1229         ack_APIC_irq();
1230         atomic_inc(&irq_err_count);
1231
1232         /* Here is what the APIC error bits mean:
1233            0: Send CS error
1234            1: Receive CS error
1235            2: Send accept error
1236            3: Receive accept error
1237            4: Reserved
1238            5: Send illegal vector
1239            6: Received illegal vector
1240            7: Illegal register address
1241         */
1242         printk (KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1243                 smp_processor_id(), v , v1);
1244         irq_exit();
1245 }
1246
1247 /*
1248  * This initializes the IO-APIC and APIC hardware if this is
1249  * a UP kernel.
1250  */
1251 int __init APIC_init_uniprocessor (void)
1252 {
1253         if (enable_local_apic < 0)
1254                 clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
1255
1256         if (!smp_found_config && !cpu_has_apic)
1257                 return -1;
1258
1259         /*
1260          * Complain if the BIOS pretends there is one.
1261          */
1262         if (!cpu_has_apic && APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1263                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1264                         boot_cpu_physical_apicid);
1265                 return -1;
1266         }
1267
1268         verify_local_APIC();
1269
1270         connect_bsp_APIC();
1271
1272         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
1273
1274         setup_local_APIC();
1275
1276         if (nmi_watchdog == NMI_LOCAL_APIC)
1277                 check_nmi_watchdog();
1278 #ifdef CONFIG_X86_IO_APIC
1279         if (smp_found_config)
1280                 if (!skip_ioapic_setup && nr_ioapics)
1281                         setup_IO_APIC();
1282 #endif
1283         setup_boot_APIC_clock();
1284
1285         return 0;
1286 }