arch/i386/kernel/smp.c

   1 /*
   2  *      Intel SMP support routines.
   3  *
   4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
   5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      This code is released under the GNU General Public License version 2 or
   8  *      later.
   9  */
  10
  11 #include <linux/init.h>
  12
  13 #include <linux/mm.h>
  14 #include <linux/irq.h>
  15 #include <linux/delay.h>
  16 #include <linux/spinlock.h>
  17 #include <linux/smp_lock.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/cache.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/dump.h>
  23
  24 #include <asm/mtrr.h>
  25 #include <asm/tlbflush.h>
  26 #include <mach_ipi.h>
  27 #include <mach_apic.h>
  28
  29 /*
  30  *      Some notes on x86 processor bugs affecting SMP operation:
  31  *
  32  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
  33  *      The Linux implications for SMP are handled as follows:
  34  *
  35  *      Pentium III / [Xeon]
  36  *              None of the E1AP-E3AP errata are visible to the user.
  37  *
  38  *      E1AP.   see PII A1AP
  39  *      E2AP.   see PII A2AP
  40  *      E3AP.   see PII A3AP
  41  *
  42  *      Pentium II / [Xeon]
  43  *              None of the A1AP-A3AP errata are visible to the user.
  44  *
  45  *      A1AP.   see PPro 1AP
  46  *      A2AP.   see PPro 2AP
  47  *      A3AP.   see PPro 7AP
  48  *
  49  *      Pentium Pro
  50  *              None of 1AP-9AP errata are visible to the normal user,
  51  *      except occasional delivery of 'spurious interrupt' as trap #15.
  52  *      This is very rare and a non-problem.
  53  *
  54  *      1AP.    Linux maps APIC as non-cacheable
  55  *      2AP.    worked around in hardware
  56  *      3AP.    fixed in C0 and above steppings microcode update.
  57  *              Linux does not use excessive STARTUP_IPIs.
  58  *      4AP.    worked around in hardware
  59  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
  60  *              'noapic' mode has vector 0xf filled out properly.
  61  *      6AP.    'noapic' mode might be affected - fixed in later steppings
  62  *      7AP.    We do not assume writes to the LVT deassering IRQs
  63  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
  64  *      9AP.    We do not use mixed mode
  65  *
  66  *      Pentium
  67  *              There is a marginal case where REP MOVS on 100MHz SMP
  68  *      machines with B stepping processors can fail. XXX should provide
  69  *      an L1cache=Writethrough or L1cache=off option.
  70  *
  71  *              B stepping CPUs may hang. There are hardware work arounds
  72  *      for this. We warn about it in case your board doesn't have the work
  73  *      arounds. Basically thats so I can tell anyone with a B stepping
  74  *      CPU and SMP problems "tough".
  75  *
  76  *      Specific items [From Pentium Processor Specification Update]
  77  *
  78  *      1AP.    Linux doesn't use remote read
  79  *      2AP.    Linux doesn't trust APIC errors
  80  *      3AP.    We work around this
  81  *      4AP.    Linux never generated 3 interrupts of the same priority
  82  *              to cause a lost local interrupt.
  83  *      5AP.    Remote read is never used
  84  *      6AP.    not affected - worked around in hardware
  85  *      7AP.    not affected - worked around in hardware
  86  *      8AP.    worked around in hardware - we get explicit CS errors if not
  87  *      9AP.    only 'noapic' mode affected. Might generate spurious
  88  *              interrupts, we log only the first one and count the
  89  *              rest silently.
  90  *      10AP.   not affected - worked around in hardware
  91  *      11AP.   Linux reads the APIC between writes to avoid this, as per
  92  *              the documentation. Make sure you preserve this as it affects
  93  *              the C stepping chips too.
  94  *      12AP.   not affected - worked around in hardware
  95  *      13AP.   not affected - worked around in hardware
  96  *      14AP.   we always deassert INIT during bootup
  97  *      15AP.   not affected - worked around in hardware
  98  *      16AP.   not affected - worked around in hardware
  99  *      17AP.   not affected - worked around in hardware
 100  *      18AP.   not affected - worked around in hardware
 101  *      19AP.   not affected - worked around in BIOS
 102  *
 103  *      If this sounds worrying believe me these bugs are either ___RARE___,
 104  *      or are signal timing bugs worked around in hardware and there's
 105  *      about nothing of note with C stepping upwards.
 106  */
 107
 108 struct tlb_state cpu_tlbstate[NR_CPUS] __cacheline_aligned = {[0 ... NR_CPUS-1] = { &init_mm, 0, }};
 109
 110 /*
 111  * the following functions deal with sending IPIs between CPUs.
 112  *
 113  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
 114  */
 115
 116 static inline int __prepare_ICR (unsigned int shortcut, int vector)
 117 {
 118         return APIC_DM_FIXED | shortcut | vector | APIC_DEST_LOGICAL;
 119 }
 120
 121 static inline int __prepare_ICR2 (unsigned int mask)
 122 {
 123         return SET_APIC_DEST_FIELD(mask);
 124 }
 125
 126 inline void __send_IPI_shortcut(unsigned int shortcut, int vector)
 127 {
 128         /*
 129          * Subtle. In the case of the 'never do double writes' workaround
 130          * we have to lock out interrupts to be safe.  As we don't care
 131          * of the value read we use an atomic rmw access to avoid costly
 132          * cli/sti.  Otherwise we use an even cheaper single atomic write
 133          * to the APIC.
 134          */
 135         unsigned int cfg;
 136
 137         /*
 138          * Wait for idle.
 139          */
 140         apic_wait_icr_idle();
 141
 142         /*
 143          * No need to touch the target chip field
 144          */
 145         cfg = __prepare_ICR(shortcut, vector);
 146
 147         if (vector == DUMP_VECTOR) {
 148                 /*
 149                  * Setup DUMP IPI to be delivered as an NMI
 150                  */
 151                 cfg = (cfg&~APIC_VECTOR_MASK)|APIC_DM_NMI;
 152         }
 153
 154         /*
 155          * Send the IPI. The write to APIC_ICR fires this off.
 156          */
 157         apic_write_around(APIC_ICR, cfg);
 158 }
 159
 160 void fastcall send_IPI_self(int vector)
 161 {
 162         __send_IPI_shortcut(APIC_DEST_SELF, vector);
 163 }
 164
 165 /*
 166  * This is only used on smaller machines.
 167  */
 168 inline void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
 169 {
 170         unsigned long mask = cpus_addr(cpumask)[0];
 171         unsigned long cfg;
 172         unsigned long flags;
 173
 174         local_irq_save(flags);
 175
 176         /*
 177          * Wait for idle.
 178          */
 179         apic_wait_icr_idle();
 180
 181         /*
 182          * prepare target chip field
 183          */
 184         cfg = __prepare_ICR2(mask);
 185         apic_write_around(APIC_ICR2, cfg);
 186
 187         /*
 188          * program the ICR
 189          */
 190         cfg = __prepare_ICR(0, vector);
 191
 192         /*
 193          * Send the IPI. The write to APIC_ICR fires this off.
 194          */
 195         apic_write_around(APIC_ICR, cfg);
 196
 197         local_irq_restore(flags);
 198 }
 199
 200 inline void send_IPI_mask_sequence(cpumask_t mask, int vector)
 201 {
 202         unsigned long cfg, flags;
 203         unsigned int query_cpu;
 204
 205         /*
 206          * Hack. The clustered APIC addressing mode doesn't allow us to send
 207          * to an arbitrary mask, so I do a unicasts to each CPU instead. This
 208          * should be modified to do 1 message per cluster ID - mbligh
 209          */
 210
 211         local_irq_save(flags);
 212
 213         for (query_cpu = 0; query_cpu < NR_CPUS; ++query_cpu) {
 214                 if (cpu_isset(query_cpu, mask)) {
 215
 216                         /*
 217                          * Wait for idle.
 218                          */
 219                         apic_wait_icr_idle();
 220
 221                         /*
 222                          * prepare target chip field
 223                          */
 224                         cfg = __prepare_ICR2(cpu_to_logical_apicid(query_cpu));
 225                         apic_write_around(APIC_ICR2, cfg);
 226
 227                         /*
 228                          * program the ICR
 229                          */
 230                         cfg = __prepare_ICR(0, vector);
 231
 232                         if (vector == DUMP_VECTOR) {
 233                                 /*
 234                                  * Setup DUMP IPI to be delivered as an NMI
 235                                  */
 236                                 cfg = (cfg&~APIC_VECTOR_MASK)|APIC_DM_NMI;
 237                         }
 238                         /*
 239                          * Send the IPI. The write to APIC_ICR fires this off.
 240                          */
 241                         apic_write_around(APIC_ICR, cfg);
 242                 }
 243         }
 244         local_irq_restore(flags);
 245 }
 246
 247 /*
 248  *      Smarter SMP flushing macros.
 249  *              c/o Linus Torvalds.
 250  *
 251  *      These mean you can really definitely utterly forget about
 252  *      writing to user space from interrupts. (Its not allowed anyway).
 253  *
 254  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
 255  */
 256
 257 static cpumask_t flush_cpumask;
 258 static struct mm_struct * flush_mm;
 259 static unsigned long flush_va;
 260 static spinlock_t tlbstate_lock = SPIN_LOCK_UNLOCKED;
 261 #define FLUSH_ALL       0xffffffff
 262
 263 /*
 264  * We cannot call mmdrop() because we are in interrupt context,
 265  * instead update mm->cpu_vm_mask.
 266  *
 267  * We need to reload %cr3 since the page tables may be going
 268  * away from under us..
 269  */
 270 static inline void leave_mm (unsigned long cpu)
 271 {
 272         if (cpu_tlbstate[cpu].state == TLBSTATE_OK)
 273                 BUG();
 274         cpu_clear(cpu, cpu_tlbstate[cpu].active_mm->cpu_vm_mask);
 275         load_cr3(swapper_pg_dir);
 276 }
 277
 278 /*
 279  *
 280  * The flush IPI assumes that a thread switch happens in this order:
 281  * [cpu0: the cpu that switches]
 282  * 1) switch_mm() either 1a) or 1b)
 283  * 1a) thread switch to a different mm
 284  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
 285  *      Stop ipi delivery for the old mm. This is not synchronized with
 286  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
 287  *      for the wrong mm, and in the worst case we perform a superflous
 288  *      tlb flush.
 289  * 1a2) set cpu_tlbstate to TLBSTATE_OK
 290  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
 291  *      was in lazy tlb mode.
 292  * 1a3) update cpu_tlbstate[].active_mm
 293  *      Now cpu0 accepts tlb flushes for the new mm.
 294  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
 295  *      Now the other cpus will send tlb flush ipis.
 296  * 1a4) change cr3.
 297  * 1b) thread switch without mm change
 298  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
 299  *      flush ipis.
 300  * 1b1) set cpu_tlbstate to TLBSTATE_OK
 301  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
 302  *      Atomically set the bit [other cpus will start sending flush ipis],
 303  *      and test the bit.
 304  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
 305  * 2) switch %%esp, ie current
 306  *
 307  * The interrupt must handle 2 special cases:
 308  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
 309  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
 310  *   runs in kernel space, the cpu could load tlb entries for user space
 311  *   pages.
 312  *
 313  * The good news is that cpu_tlbstate is local to each cpu, no
 314  * write/read ordering problems.
 315  */
 316
 317 /*
 318  * TLB flush IPI:
 319  *
 320  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
 321  * 2) Leave the mm if we are in the lazy tlb mode.
 322  */
 323
 324 asmlinkage void smp_invalidate_interrupt (void)
 325 {
 326         unsigned long cpu;
 327
 328         cpu = get_cpu();
 329
 330         if (!cpu_isset(cpu, flush_cpumask))
 331                 goto out;
 332                 /*
 333                  * This was a BUG() but until someone can quote me the
 334                  * line from the intel manual that guarantees an IPI to
 335                  * multiple CPUs is retried _only_ on the erroring CPUs
 336                  * its staying as a return
 337                  *
 338                  * BUG();
 339                  */
 340
 341         if (flush_mm == cpu_tlbstate[cpu].active_mm) {
 342                 if (cpu_tlbstate[cpu].state == TLBSTATE_OK) {
 343 #ifndef CONFIG_X86_SWITCH_PAGETABLES
 344                         if (flush_va == FLUSH_ALL)
 345                                 local_flush_tlb();
 346                         else
 347                                 __flush_tlb_one(flush_va);
 348 #endif
 349                 } else
 350                         leave_mm(cpu);
 351         }
 352         ack_APIC_irq();
 353         smp_mb__before_clear_bit();
 354         cpu_clear(cpu, flush_cpumask);
 355         smp_mb__after_clear_bit();
 356 out:
 357         put_cpu_no_resched();
 358 }
 359
 360 static void flush_tlb_others(cpumask_t cpumask, struct mm_struct *mm,
 361                                                 unsigned long va)
 362 {
 363         cpumask_t tmp;
 364         /*
 365          * A couple of (to be removed) sanity checks:
 366          *
 367          * - we do not send IPIs to not-yet booted CPUs.
 368          * - current CPU must not be in mask
 369          * - mask must exist :)
 370          */
 371         BUG_ON(cpus_empty(cpumask));
 372
 373         cpus_and(tmp, cpumask, cpu_online_map);
 374         BUG_ON(!cpus_equal(cpumask, tmp));
 375         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
 376         BUG_ON(!mm);
 377
 378         /*
 379          * i'm not happy about this global shared spinlock in the
 380          * MM hot path, but we'll see how contended it is.
 381          * Temporarily this turns IRQs off, so that lockups are
 382          * detected by the NMI watchdog.
 383          */
 384         spin_lock(&tlbstate_lock);
 385
 386         flush_mm = mm;
 387         flush_va = va;
 388 #if NR_CPUS <= BITS_PER_LONG
 389         atomic_set_mask(cpumask, &flush_cpumask);
 390 #else
 391         {
 392                 int k;
 393                 unsigned long *flush_mask = (unsigned long *)&flush_cpumask;
 394                 unsigned long *cpu_mask = (unsigned long *)&cpumask;
 395                 for (k = 0; k < BITS_TO_LONGS(NR_CPUS); ++k)
 396                         atomic_set_mask(cpu_mask[k], &flush_mask[k]);
 397         }
 398 #endif
 399         /*
 400          * We have to send the IPI only to
 401          * CPUs affected.
 402          */
 403         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
 404
 405         while (!cpus_empty(flush_cpumask))
 406                 /* nothing. lockup detection does not belong here */
 407                 mb();
 408
 409         flush_mm = NULL;
 410         flush_va = 0;
 411         spin_unlock(&tlbstate_lock);
 412 }
 413
 414 void flush_tlb_mm (struct mm_struct * mm)
 415 {
 416         cpumask_t cpu_mask;
 417
 418         preempt_disable();
 419         cpu_mask = mm->cpu_vm_mask;
 420         cpu_clear(smp_processor_id(), cpu_mask);
 421
 422         if (current->active_mm == mm) {
 423                 if (current->mm)
 424                         local_flush_tlb();
 425                 else
 426                         leave_mm(smp_processor_id());
 427         }
 428         if (!cpus_empty(cpu_mask))
 429                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 430
 431         preempt_enable();
 432 }
 433
 434 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
 435 {
 436         struct mm_struct *mm = vma->vm_mm;
 437         cpumask_t cpu_mask;
 438
 439         preempt_disable();
 440         cpu_mask = mm->cpu_vm_mask;
 441         cpu_clear(smp_processor_id(), cpu_mask);
 442
 443         if (current->active_mm == mm) {
 444                 if(current->mm)
 445 #ifndef CONFIG_X86_SWITCH_PAGETABLES
 446                         __flush_tlb_one(va)
 447 #endif
 448                                 ;
 449                  else
 450                         leave_mm(smp_processor_id());
 451         }
 452
 453         if (!cpus_empty(cpu_mask))
 454                 flush_tlb_others(cpu_mask, mm, va);
 455
 456         preempt_enable();
 457 }
 458
 459 static void do_flush_tlb_all(void* info)
 460 {
 461         unsigned long cpu = smp_processor_id();
 462
 463         __flush_tlb_all();
 464         if (cpu_tlbstate[cpu].state == TLBSTATE_LAZY)
 465                 leave_mm(cpu);
 466 }
 467
 468 void flush_tlb_all(void)
 469 {
 470         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
 471 }
 472
 473 void dump_send_ipi(void)
 474 {
 475         send_IPI_allbutself(DUMP_VECTOR);
 476 }
 477
 478 /*
 479  * this function sends a 'reschedule' IPI to another CPU.
 480  * it goes straight through and wastes no time serializing
 481  * anything. Worst case is that we lose a reschedule ...
 482  */
 483 void smp_send_reschedule(int cpu)
 484 {
 485         send_IPI_mask(cpumask_of_cpu(cpu), RESCHEDULE_VECTOR);
 486 }
 487
 488 /*
 489  * Structure and data for smp_call_function(). This is designed to minimise
 490  * static memory requirements. It also looks cleaner.
 491  */
 492 static spinlock_t call_lock = SPIN_LOCK_UNLOCKED;
 493
 494 struct call_data_struct {
 495         void (*func) (void *info);
 496         void *info;
 497         atomic_t started;
 498         atomic_t finished;
 499         int wait;
 500 };
 501
 502 static struct call_data_struct * call_data;
 503
 504 /*
 505  * this function sends a 'generic call function' IPI to all other CPUs
 506  * in the system.
 507  */
 508
 509 int smp_call_function (void (*func) (void *info), void *info, int nonatomic,
 510                         int wait)
 511 /*
 512  * [SUMMARY] Run a function on all other CPUs.
 513  * <func> The function to run. This must be fast and non-blocking.
 514  * <info> An arbitrary pointer to pass to the function.
 515  * <nonatomic> currently unused.
 516  * <wait> If 1, wait (atomically) until function has completed on other CPUs.
 517  *        If 0, wait for the IPI to be received by other CPUs, but do not wait
 518  *        for the completion of the function on each CPU.
 519  *        If -1, do not wait for other CPUs to receive IPI.
 520  * [RETURNS] 0 on success, else a negative status code. Does not return until
 521  * remote CPUs are nearly ready to execute <<func>> or are or have executed.
 522  *
 523  * You must not call this function with disabled interrupts or from a
 524  * hardware interrupt handler or from a bottom half handler.
 525  */
 526 {
 527         struct call_data_struct data;
 528         int cpus = num_online_cpus()-1;
 529
 530         if (!cpus)
 531                 return 0;
 532
 533         /* Can deadlock when called with interrupts disabled */
 534         /* Only if we are waiting for other CPU to ack */
 535         WARN_ON(irqs_disabled() && wait >= 0);
 536
 537         data.func = func;
 538         data.info = info;
 539         atomic_set(&data.started, 0);
 540         data.wait = wait > 0 ? wait : 0;
 541         if (wait > 0)
 542                 atomic_set(&data.finished, 0);
 543
 544         spin_lock(&call_lock);
 545         call_data = &data;
 546         mb();
 547
 548         /* Send a message to all other CPUs and wait for them to respond */
 549         send_IPI_allbutself(CALL_FUNCTION_VECTOR);
 550
 551         /* Wait for response */
 552         if (wait >= 0)
 553                 while (atomic_read(&data.started) != cpus)
 554                         barrier();
 555
 556         if (wait > 0)
 557                 while (atomic_read(&data.finished) != cpus)
 558                         barrier();
 559         spin_unlock(&call_lock);
 560
 561         return 0;
 562 }
 563
 564 void stop_this_cpu (void * dummy)
 565 {
 566         /*
 567          * Remove this CPU:
 568          */
 569         cpu_clear(smp_processor_id(), cpu_online_map);
 570         local_irq_disable();
 571         disable_local_APIC();
 572         if (cpu_data[smp_processor_id()].hlt_works_ok)
 573                 for(;;) __asm__("hlt");
 574         for (;;);
 575 }
 576
 577 /*
 578  * this function calls the 'stop' function on all other CPUs in the system.
 579  */
 580
 581 void smp_send_stop(void)
 582 {
 583         smp_call_function(stop_this_cpu, NULL, 1, 0);
 584
 585         local_irq_disable();
 586         disable_local_APIC();
 587         local_irq_enable();
 588 }
 589
 590 EXPORT_SYMBOL(smp_send_stop);
 591
 592 /*
 593  * Reschedule call back. Nothing to do,
 594  * all the work is done automatically when
 595  * we return from the interrupt.
 596  */
 597 asmlinkage void smp_reschedule_interrupt(void)
 598 {
 599         ack_APIC_irq();
 600 }
 601
 602 asmlinkage void smp_call_function_interrupt(void)
 603 {
 604         void (*func) (void *info) = call_data->func;
 605         void *info = call_data->info;
 606         int wait = call_data->wait;
 607
 608         ack_APIC_irq();
 609         /*
 610          * Notify initiating CPU that I've grabbed the data and am
 611          * about to execute the function
 612          */
 613         mb();
 614         atomic_inc(&call_data->started);
 615         /*
 616          * At this point the info structure may be out of scope unless wait==1
 617          */
 618         irq_enter();
 619         (*func)(info);
 620         irq_exit();
 621
 622         if (wait) {
 623                 mb();
 624                 atomic_inc(&call_data->finished);
 625         }
 626 }