arch/i386/kernel/smp.c

   1 /*
   2  *      Intel SMP support routines.
   3  *
   4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
   5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      This code is released under the GNU General Public License version 2 or
   8  *      later.
   9  */
  10
  11 #include <linux/init.h>
  12
  13 #include <linux/mm.h>
  14 #include <linux/irq.h>
  15 #include <linux/delay.h>
  16 #include <linux/spinlock.h>
  17 #include <linux/smp_lock.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/cache.h>
  21 #include <linux/interrupt.h>
  22
  23 #include <asm/mtrr.h>
  24 #include <asm/tlbflush.h>
  25 #include <asm/desc.h>
  26 #include <mach_apic.h>
  27
  28 /*
  29  *      Some notes on x86 processor bugs affecting SMP operation:
  30  *
  31  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
  32  *      The Linux implications for SMP are handled as follows:
  33  *
  34  *      Pentium III / [Xeon]
  35  *              None of the E1AP-E3AP errata are visible to the user.
  36  *
  37  *      E1AP.   see PII A1AP
  38  *      E2AP.   see PII A2AP
  39  *      E3AP.   see PII A3AP
  40  *
  41  *      Pentium II / [Xeon]
  42  *              None of the A1AP-A3AP errata are visible to the user.
  43  *
  44  *      A1AP.   see PPro 1AP
  45  *      A2AP.   see PPro 2AP
  46  *      A3AP.   see PPro 7AP
  47  *
  48  *      Pentium Pro
  49  *              None of 1AP-9AP errata are visible to the normal user,
  50  *      except occasional delivery of 'spurious interrupt' as trap #15.
  51  *      This is very rare and a non-problem.
  52  *
  53  *      1AP.    Linux maps APIC as non-cacheable
  54  *      2AP.    worked around in hardware
  55  *      3AP.    fixed in C0 and above steppings microcode update.
  56  *              Linux does not use excessive STARTUP_IPIs.
  57  *      4AP.    worked around in hardware
  58  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
  59  *              'noapic' mode has vector 0xf filled out properly.
  60  *      6AP.    'noapic' mode might be affected - fixed in later steppings
  61  *      7AP.    We do not assume writes to the LVT deassering IRQs
  62  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
  63  *      9AP.    We do not use mixed mode
  64  *
  65  *      Pentium
  66  *              There is a marginal case where REP MOVS on 100MHz SMP
  67  *      machines with B stepping processors can fail. XXX should provide
  68  *      an L1cache=Writethrough or L1cache=off option.
  69  *
  70  *              B stepping CPUs may hang. There are hardware work arounds
  71  *      for this. We warn about it in case your board doesn't have the work
  72  *      arounds. Basically thats so I can tell anyone with a B stepping
  73  *      CPU and SMP problems "tough".
  74  *
  75  *      Specific items [From Pentium Processor Specification Update]
  76  *
  77  *      1AP.    Linux doesn't use remote read
  78  *      2AP.    Linux doesn't trust APIC errors
  79  *      3AP.    We work around this
  80  *      4AP.    Linux never generated 3 interrupts of the same priority
  81  *              to cause a lost local interrupt.
  82  *      5AP.    Remote read is never used
  83  *      6AP.    not affected - worked around in hardware
  84  *      7AP.    not affected - worked around in hardware
  85  *      8AP.    worked around in hardware - we get explicit CS errors if not
  86  *      9AP.    only 'noapic' mode affected. Might generate spurious
  87  *              interrupts, we log only the first one and count the
  88  *              rest silently.
  89  *      10AP.   not affected - worked around in hardware
  90  *      11AP.   Linux reads the APIC between writes to avoid this, as per
  91  *              the documentation. Make sure you preserve this as it affects
  92  *              the C stepping chips too.
  93  *      12AP.   not affected - worked around in hardware
  94  *      13AP.   not affected - worked around in hardware
  95  *      14AP.   we always deassert INIT during bootup
  96  *      15AP.   not affected - worked around in hardware
  97  *      16AP.   not affected - worked around in hardware
  98  *      17AP.   not affected - worked around in hardware
  99  *      18AP.   not affected - worked around in hardware
 100  *      19AP.   not affected - worked around in BIOS
 101  *
 102  *      If this sounds worrying believe me these bugs are either ___RARE___,
 103  *      or are signal timing bugs worked around in hardware and there's
 104  *      about nothing of note with C stepping upwards.
 105  */
 106
 107 DEFINE_PER_CPU(struct tlb_state, cpu_tlbstate) ____cacheline_aligned = { &init_mm, 0, };
 108
 109 /*
 110  * the following functions deal with sending IPIs between CPUs.
 111  *
 112  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
 113  */
 114
 115 static inline int __prepare_ICR (unsigned int shortcut, int vector)
 116 {
 117         return APIC_DM_FIXED | shortcut | vector | APIC_DEST_LOGICAL;
 118 }
 119
 120 static inline int __prepare_ICR2 (unsigned int mask)
 121 {
 122         return SET_APIC_DEST_FIELD(mask);
 123 }
 124
 125 void __send_IPI_shortcut(unsigned int shortcut, int vector)
 126 {
 127         /*
 128          * Subtle. In the case of the 'never do double writes' workaround
 129          * we have to lock out interrupts to be safe.  As we don't care
 130          * of the value read we use an atomic rmw access to avoid costly
 131          * cli/sti.  Otherwise we use an even cheaper single atomic write
 132          * to the APIC.
 133          */
 134         unsigned int cfg;
 135
 136         /*
 137          * Wait for idle.
 138          */
 139         apic_wait_icr_idle();
 140
 141         /*
 142          * No need to touch the target chip field
 143          */
 144         cfg = __prepare_ICR(shortcut, vector);
 145
 146         if (vector == CRASH_DUMP_VECTOR)
 147                 cfg = (cfg&~APIC_VECTOR_MASK)|APIC_DM_NMI;
 148
 149         /*
 150          * Send the IPI. The write to APIC_ICR fires this off.
 151          */
 152         apic_write_around(APIC_ICR, cfg);
 153 }
 154
 155 void fastcall send_IPI_self(int vector)
 156 {
 157         __send_IPI_shortcut(APIC_DEST_SELF, vector);
 158 }
 159
 160 /*
 161  * This is only used on smaller machines.
 162  */
 163 void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
 164 {
 165         unsigned long mask = cpus_addr(cpumask)[0];
 166         unsigned long cfg;
 167         unsigned long flags;
 168
 169         local_irq_save(flags);
 170
 171         /*
 172          * Wait for idle.
 173          */
 174         apic_wait_icr_idle();
 175
 176         /*
 177          * prepare target chip field
 178          */
 179         cfg = __prepare_ICR2(mask);
 180         apic_write_around(APIC_ICR2, cfg);
 181
 182         /*
 183          * program the ICR
 184          */
 185         cfg = __prepare_ICR(0, vector);
 186
 187         /*
 188          * Send the IPI. The write to APIC_ICR fires this off.
 189          */
 190         apic_write_around(APIC_ICR, cfg);
 191
 192         local_irq_restore(flags);
 193 }
 194
 195 void send_IPI_mask_sequence(cpumask_t mask, int vector)
 196 {
 197         unsigned long cfg, flags;
 198         unsigned int query_cpu;
 199
 200         /*
 201          * Hack. The clustered APIC addressing mode doesn't allow us to send
 202          * to an arbitrary mask, so I do a unicasts to each CPU instead. This
 203          * should be modified to do 1 message per cluster ID - mbligh
 204          */
 205
 206         local_irq_save(flags);
 207
 208         for (query_cpu = 0; query_cpu < NR_CPUS; ++query_cpu) {
 209                 if (cpu_isset(query_cpu, mask)) {
 210
 211                         /*
 212                          * Wait for idle.
 213                          */
 214                         apic_wait_icr_idle();
 215
 216                         /*
 217                          * prepare target chip field
 218                          */
 219                         cfg = __prepare_ICR2(cpu_to_logical_apicid(query_cpu));
 220                         apic_write_around(APIC_ICR2, cfg);
 221
 222                         /*
 223                          * program the ICR
 224                          */
 225                         cfg = __prepare_ICR(0, vector);
 226
 227                         /*
 228                          * Send the IPI. The write to APIC_ICR fires this off.
 229                          */
 230                         apic_write_around(APIC_ICR, cfg);
 231                 }
 232         }
 233         local_irq_restore(flags);
 234 }
 235
 236 #include <mach_ipi.h> /* must come after the send_IPI functions above for inlining */
 237
 238 /*
 239  *      Smarter SMP flushing macros.
 240  *              c/o Linus Torvalds.
 241  *
 242  *      These mean you can really definitely utterly forget about
 243  *      writing to user space from interrupts. (Its not allowed anyway).
 244  *
 245  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
 246  */
 247
 248 static cpumask_t flush_cpumask;
 249 static struct mm_struct * flush_mm;
 250 static unsigned long flush_va;
 251 static DEFINE_SPINLOCK(tlbstate_lock);
 252 #define FLUSH_ALL       0xffffffff
 253
 254 /*
 255  * We cannot call mmdrop() because we are in interrupt context,
 256  * instead update mm->cpu_vm_mask.
 257  *
 258  * We need to reload %cr3 since the page tables may be going
 259  * away from under us..
 260  */
 261 static inline void leave_mm (unsigned long cpu)
 262 {
 263         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK)
 264                 BUG();
 265         cpu_clear(cpu, per_cpu(cpu_tlbstate, cpu).active_mm->cpu_vm_mask);
 266         load_cr3(swapper_pg_dir);
 267 }
 268
 269 /*
 270  *
 271  * The flush IPI assumes that a thread switch happens in this order:
 272  * [cpu0: the cpu that switches]
 273  * 1) switch_mm() either 1a) or 1b)
 274  * 1a) thread switch to a different mm
 275  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
 276  *      Stop ipi delivery for the old mm. This is not synchronized with
 277  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
 278  *      for the wrong mm, and in the worst case we perform a superflous
 279  *      tlb flush.
 280  * 1a2) set cpu_tlbstate to TLBSTATE_OK
 281  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
 282  *      was in lazy tlb mode.
 283  * 1a3) update cpu_tlbstate[].active_mm
 284  *      Now cpu0 accepts tlb flushes for the new mm.
 285  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
 286  *      Now the other cpus will send tlb flush ipis.
 287  * 1a4) change cr3.
 288  * 1b) thread switch without mm change
 289  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
 290  *      flush ipis.
 291  * 1b1) set cpu_tlbstate to TLBSTATE_OK
 292  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
 293  *      Atomically set the bit [other cpus will start sending flush ipis],
 294  *      and test the bit.
 295  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
 296  * 2) switch %%esp, ie current
 297  *
 298  * The interrupt must handle 2 special cases:
 299  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
 300  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
 301  *   runs in kernel space, the cpu could load tlb entries for user space
 302  *   pages.
 303  *
 304  * The good news is that cpu_tlbstate is local to each cpu, no
 305  * write/read ordering problems.
 306  */
 307
 308 /*
 309  * TLB flush IPI:
 310  *
 311  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
 312  * 2) Leave the mm if we are in the lazy tlb mode.
 313  */
 314
 315 fastcall void smp_invalidate_interrupt(struct pt_regs *regs)
 316 {
 317         unsigned long cpu;
 318
 319         cpu = get_cpu();
 320         if (current->active_mm)
 321                 load_user_cs_desc(cpu, current->active_mm);
 322
 323         if (!cpu_isset(cpu, flush_cpumask))
 324                 goto out;
 325                 /*
 326                  * This was a BUG() but until someone can quote me the
 327                  * line from the intel manual that guarantees an IPI to
 328                  * multiple CPUs is retried _only_ on the erroring CPUs
 329                  * its staying as a return
 330                  *
 331                  * BUG();
 332                  */
 333
 334         if (flush_mm == per_cpu(cpu_tlbstate, cpu).active_mm) {
 335                 if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK) {
 336                         if (flush_va == FLUSH_ALL)
 337                                 local_flush_tlb();
 338                         else
 339                                 __flush_tlb_one(flush_va);
 340                 } else
 341                         leave_mm(cpu);
 342         }
 343         ack_APIC_irq();
 344         smp_mb__before_clear_bit();
 345         cpu_clear(cpu, flush_cpumask);
 346         smp_mb__after_clear_bit();
 347 out:
 348         put_cpu_no_resched();
 349 }
 350
 351 static void flush_tlb_others(cpumask_t cpumask, struct mm_struct *mm,
 352                                                 unsigned long va)
 353 {
 354         cpumask_t tmp;
 355         /*
 356          * A couple of (to be removed) sanity checks:
 357          *
 358          * - we do not send IPIs to not-yet booted CPUs.
 359          * - current CPU must not be in mask
 360          * - mask must exist :)
 361          */
 362         BUG_ON(cpus_empty(cpumask));
 363
 364         cpus_and(tmp, cpumask, cpu_online_map);
 365         BUG_ON(!cpus_equal(cpumask, tmp));
 366         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
 367         BUG_ON(!mm);
 368
 369         /*
 370          * i'm not happy about this global shared spinlock in the
 371          * MM hot path, but we'll see how contended it is.
 372          * Temporarily this turns IRQs off, so that lockups are
 373          * detected by the NMI watchdog.
 374          */
 375         spin_lock(&tlbstate_lock);
 376
 377         flush_mm = mm;
 378         flush_va = va;
 379 #if NR_CPUS <= BITS_PER_LONG
 380         atomic_set_mask(cpumask, &flush_cpumask);
 381 #else
 382         {
 383                 int k;
 384                 unsigned long *flush_mask = (unsigned long *)&flush_cpumask;
 385                 unsigned long *cpu_mask = (unsigned long *)&cpumask;
 386                 for (k = 0; k < BITS_TO_LONGS(NR_CPUS); ++k)
 387                         atomic_set_mask(cpu_mask[k], &flush_mask[k]);
 388         }
 389 #endif
 390         /*
 391          * We have to send the IPI only to
 392          * CPUs affected.
 393          */
 394         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
 395
 396         while (!cpus_empty(flush_cpumask))
 397                 /* nothing. lockup detection does not belong here */
 398                 mb();
 399
 400         flush_mm = NULL;
 401         flush_va = 0;
 402         spin_unlock(&tlbstate_lock);
 403 }
 404
 405 void flush_tlb_current_task(void)
 406 {
 407         struct mm_struct *mm = current->mm;
 408         cpumask_t cpu_mask;
 409
 410         preempt_disable();
 411         cpu_mask = mm->cpu_vm_mask;
 412         cpu_clear(smp_processor_id(), cpu_mask);
 413
 414         local_flush_tlb();
 415         if (!cpus_empty(cpu_mask))
 416                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 417         preempt_enable();
 418 }
 419
 420 void flush_tlb_mm (struct mm_struct * mm)
 421 {
 422         cpumask_t cpu_mask;
 423
 424         preempt_disable();
 425         cpu_mask = mm->cpu_vm_mask;
 426         cpu_clear(smp_processor_id(), cpu_mask);
 427
 428         if (current->active_mm == mm) {
 429                 if (current->mm)
 430                         local_flush_tlb();
 431                 else
 432                         leave_mm(smp_processor_id());
 433         }
 434         if (!cpus_empty(cpu_mask))
 435                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 436
 437         preempt_enable();
 438 }
 439
 440 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
 441 {
 442         struct mm_struct *mm = vma->vm_mm;
 443         cpumask_t cpu_mask;
 444
 445         preempt_disable();
 446         cpu_mask = mm->cpu_vm_mask;
 447         cpu_clear(smp_processor_id(), cpu_mask);
 448
 449         if (current->active_mm == mm) {
 450                 if(current->mm)
 451                         __flush_tlb_one(va);
 452                  else
 453                         leave_mm(smp_processor_id());
 454         }
 455
 456         if (!cpus_empty(cpu_mask))
 457                 flush_tlb_others(cpu_mask, mm, va);
 458
 459         preempt_enable();
 460 }
 461
 462 static void do_flush_tlb_all(void* info)
 463 {
 464         unsigned long cpu = smp_processor_id();
 465
 466         __flush_tlb_all();
 467         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_LAZY)
 468                 leave_mm(cpu);
 469 }
 470
 471 void flush_tlb_all(void)
 472 {
 473         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
 474 }
 475
 476 /*
 477  * this function sends a 'reschedule' IPI to another CPU.
 478  * it goes straight through and wastes no time serializing
 479  * anything. Worst case is that we lose a reschedule ...
 480  */
 481 void smp_send_reschedule(int cpu)
 482 {
 483         send_IPI_mask(cpumask_of_cpu(cpu), RESCHEDULE_VECTOR);
 484 }
 485
 486 void crash_dump_send_ipi(void)
 487 {
 488         send_IPI_allbutself(CRASH_DUMP_VECTOR);
 489 }
 490
 491 /*
 492  * Structure and data for smp_call_function(). This is designed to minimise
 493  * static memory requirements. It also looks cleaner.
 494  */
 495 static DEFINE_SPINLOCK(call_lock);
 496
 497 struct call_data_struct {
 498         void (*func) (void *info);
 499         void *info;
 500         atomic_t started;
 501         atomic_t finished;
 502         int wait;
 503 };
 504
 505 static struct call_data_struct * call_data;
 506
 507 /*
 508  * this function sends a 'generic call function' IPI to all other CPUs
 509  * in the system.
 510  */
 511
 512 int smp_call_function (void (*func) (void *info), void *info, int nonatomic,
 513                         int wait)
 514 /*
 515  * [SUMMARY] Run a function on all other CPUs.
 516  * <func> The function to run. This must be fast and non-blocking.
 517  * <info> An arbitrary pointer to pass to the function.
 518  * <nonatomic> currently unused.
 519  * <wait> If 1, wait (atomically) until function has completed on other CPUs.
 520  *        If 0, wait for the IPI to be received by other CPUs, but do not wait
 521  *        for the completion of the function on each CPU.
 522  *        If -1, do not wait for other CPUs to receive IPI.
 523  * [RETURNS] 0 on success, else a negative status code. Does not return until
 524  * remote CPUs are nearly ready to execute <<func>> or are or have executed.
 525  *
 526  * You must not call this function with disabled interrupts or from a
 527  * hardware interrupt handler or from a bottom half handler.
 528  */
 529 {
 530         static struct call_data_struct dumpdata;
 531         struct call_data_struct normaldata;
 532         struct call_data_struct *data;
 533         int cpus = num_online_cpus()-1;
 534
 535         if (!cpus)
 536                 return 0;
 537
 538         /* Can deadlock when called with interrupts disabled */
 539         /* Only if we are waiting for other CPU to ack */
 540         WARN_ON(irqs_disabled() && wait >= 0);
 541
 542         spin_lock(&call_lock);
 543         if (wait == -1) {
 544                 /* if another cpu beat us, they win! */
 545                 if (dumpdata.func) {
 546                         spin_unlock(&call_lock);
 547                         return 0;
 548                 }
 549                 data = &dumpdata;
 550         } else
 551                 data = &normaldata;
 552
 553         data->func = func;
 554         data->info = info;
 555         atomic_set(&data->started, 0);
 556         data->wait = wait > 0 ? wait : 0;
 557         if (wait > 0)
 558                 atomic_set(&data->finished, 0);
 559
 560         call_data = data;
 561         mb();
 562
 563         /* Send a message to all other CPUs and wait for them to respond */
 564         send_IPI_allbutself(CALL_FUNCTION_VECTOR);
 565
 566         /* Wait for response */
 567         if (wait >= 0)
 568                 while (atomic_read(&data->started) != cpus)
 569                         cpu_relax();
 570
 571         if (wait > 0)
 572                 while (atomic_read(&data->finished) != cpus)
 573                         cpu_relax();
 574         spin_unlock(&call_lock);
 575
 576         return 0;
 577 }
 578
 579 static void stop_this_cpu (void * dummy)
 580 {
 581         /*
 582          * Remove this CPU:
 583          */
 584         cpu_clear(smp_processor_id(), cpu_online_map);
 585         local_irq_disable();
 586         disable_local_APIC();
 587         if (cpu_data[smp_processor_id()].hlt_works_ok)
 588                 for(;;) __asm__("hlt");
 589         for (;;);
 590 }
 591
 592 /*
 593  * this function calls the 'stop' function on all other CPUs in the system.
 594  */
 595
 596 void smp_send_stop(void)
 597 {
 598         smp_call_function(stop_this_cpu, NULL, 1, 0);
 599
 600         local_irq_disable();
 601         disable_local_APIC();
 602         local_irq_enable();
 603 }
 604
 605 /*
 606  * Reschedule call back. Nothing to do,
 607  * all the work is done automatically when
 608  * we return from the interrupt.
 609  */
 610 fastcall void smp_reschedule_interrupt(struct pt_regs *regs)
 611 {
 612         ack_APIC_irq();
 613 }
 614
 615 fastcall void smp_call_function_interrupt(struct pt_regs *regs)
 616 {
 617         void (*func) (void *info) = call_data->func;
 618         void *info = call_data->info;
 619         int wait = call_data->wait;
 620
 621         ack_APIC_irq();
 622         /*
 623          * Notify initiating CPU that I've grabbed the data and am
 624          * about to execute the function
 625          */
 626         mb();
 627         atomic_inc(&call_data->started);
 628         /*
 629          * At this point the info structure may be out of scope unless wait==1
 630          */
 631         irq_enter();
 632         (*func)(info);
 633         irq_exit();
 634
 635         if (wait) {
 636                 mb();
 637                 atomic_inc(&call_data->finished);
 638         }
 639 }
 640