arch/i386/kernel/smp.c

   1 /*
   2  *      Intel SMP support routines.
   3  *
   4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
   5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      This code is released under the GNU General Public License version 2 or
   8  *      later.
   9  */
  10
  11 #include <linux/init.h>
  12
  13 #include <linux/mm.h>
  14 #include <linux/irq.h>
  15 #include <linux/delay.h>
  16 #include <linux/spinlock.h>
  17 #include <linux/smp_lock.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/cache.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/dump.h>
  23
  24 #include <asm/mtrr.h>
  25 #include <asm/tlbflush.h>
  26 #include <asm/desc.h>
  27 #include <mach_apic.h>
  28
  29 /*
  30  *      Some notes on x86 processor bugs affecting SMP operation:
  31  *
  32  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
  33  *      The Linux implications for SMP are handled as follows:
  34  *
  35  *      Pentium III / [Xeon]
  36  *              None of the E1AP-E3AP errata are visible to the user.
  37  *
  38  *      E1AP.   see PII A1AP
  39  *      E2AP.   see PII A2AP
  40  *      E3AP.   see PII A3AP
  41  *
  42  *      Pentium II / [Xeon]
  43  *              None of the A1AP-A3AP errata are visible to the user.
  44  *
  45  *      A1AP.   see PPro 1AP
  46  *      A2AP.   see PPro 2AP
  47  *      A3AP.   see PPro 7AP
  48  *
  49  *      Pentium Pro
  50  *              None of 1AP-9AP errata are visible to the normal user,
  51  *      except occasional delivery of 'spurious interrupt' as trap #15.
  52  *      This is very rare and a non-problem.
  53  *
  54  *      1AP.    Linux maps APIC as non-cacheable
  55  *      2AP.    worked around in hardware
  56  *      3AP.    fixed in C0 and above steppings microcode update.
  57  *              Linux does not use excessive STARTUP_IPIs.
  58  *      4AP.    worked around in hardware
  59  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
  60  *              'noapic' mode has vector 0xf filled out properly.
  61  *      6AP.    'noapic' mode might be affected - fixed in later steppings
  62  *      7AP.    We do not assume writes to the LVT deassering IRQs
  63  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
  64  *      9AP.    We do not use mixed mode
  65  *
  66  *      Pentium
  67  *              There is a marginal case where REP MOVS on 100MHz SMP
  68  *      machines with B stepping processors can fail. XXX should provide
  69  *      an L1cache=Writethrough or L1cache=off option.
  70  *
  71  *              B stepping CPUs may hang. There are hardware work arounds
  72  *      for this. We warn about it in case your board doesn't have the work
  73  *      arounds. Basically thats so I can tell anyone with a B stepping
  74  *      CPU and SMP problems "tough".
  75  *
  76  *      Specific items [From Pentium Processor Specification Update]
  77  *
  78  *      1AP.    Linux doesn't use remote read
  79  *      2AP.    Linux doesn't trust APIC errors
  80  *      3AP.    We work around this
  81  *      4AP.    Linux never generated 3 interrupts of the same priority
  82  *              to cause a lost local interrupt.
  83  *      5AP.    Remote read is never used
  84  *      6AP.    not affected - worked around in hardware
  85  *      7AP.    not affected - worked around in hardware
  86  *      8AP.    worked around in hardware - we get explicit CS errors if not
  87  *      9AP.    only 'noapic' mode affected. Might generate spurious
  88  *              interrupts, we log only the first one and count the
  89  *              rest silently.
  90  *      10AP.   not affected - worked around in hardware
  91  *      11AP.   Linux reads the APIC between writes to avoid this, as per
  92  *              the documentation. Make sure you preserve this as it affects
  93  *              the C stepping chips too.
  94  *      12AP.   not affected - worked around in hardware
  95  *      13AP.   not affected - worked around in hardware
  96  *      14AP.   we always deassert INIT during bootup
  97  *      15AP.   not affected - worked around in hardware
  98  *      16AP.   not affected - worked around in hardware
  99  *      17AP.   not affected - worked around in hardware
 100  *      18AP.   not affected - worked around in hardware
 101  *      19AP.   not affected - worked around in BIOS
 102  *
 103  *      If this sounds worrying believe me these bugs are either ___RARE___,
 104  *      or are signal timing bugs worked around in hardware and there's
 105  *      about nothing of note with C stepping upwards.
 106  */
 107
 108 DEFINE_PER_CPU(struct tlb_state, cpu_tlbstate) ____cacheline_aligned = { &init_mm, 0, };
 109
 110 /*
 111  * the following functions deal with sending IPIs between CPUs.
 112  *
 113  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
 114  */
 115
 116 static inline int __prepare_ICR (unsigned int shortcut, int vector)
 117 {
 118         return APIC_DM_FIXED | shortcut | vector | APIC_DEST_LOGICAL;
 119 }
 120
 121 static inline int __prepare_ICR2 (unsigned int mask)
 122 {
 123         return SET_APIC_DEST_FIELD(mask);
 124 }
 125
 126 void __send_IPI_shortcut(unsigned int shortcut, int vector)
 127 {
 128         /*
 129          * Subtle. In the case of the 'never do double writes' workaround
 130          * we have to lock out interrupts to be safe.  As we don't care
 131          * of the value read we use an atomic rmw access to avoid costly
 132          * cli/sti.  Otherwise we use an even cheaper single atomic write
 133          * to the APIC.
 134          */
 135         unsigned int cfg;
 136
 137         /*
 138          * Wait for idle.
 139          */
 140         apic_wait_icr_idle();
 141
 142         /*
 143          * No need to touch the target chip field
 144          */
 145         cfg = __prepare_ICR(shortcut, vector);
 146
 147         if (vector == DUMP_VECTOR) {
 148                 /*
 149                  * Setup DUMP IPI to be delivered as an NMI
 150                  */
 151                 cfg = (cfg&~APIC_VECTOR_MASK)|APIC_DM_NMI;
 152         }
 153
 154         /*
 155          * Send the IPI. The write to APIC_ICR fires this off.
 156          */
 157         apic_write_around(APIC_ICR, cfg);
 158 }
 159
 160 void fastcall send_IPI_self(int vector)
 161 {
 162         __send_IPI_shortcut(APIC_DEST_SELF, vector);
 163 }
 164
 165 /*
 166  * This is only used on smaller machines.
 167  */
 168 void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
 169 {
 170         unsigned long mask = cpus_addr(cpumask)[0];
 171         unsigned long cfg;
 172         unsigned long flags;
 173
 174         local_irq_save(flags);
 175
 176         /*
 177          * Wait for idle.
 178          */
 179         apic_wait_icr_idle();
 180
 181         /*
 182          * prepare target chip field
 183          */
 184         cfg = __prepare_ICR2(mask);
 185         apic_write_around(APIC_ICR2, cfg);
 186
 187         /*
 188          * program the ICR
 189          */
 190         cfg = __prepare_ICR(0, vector);
 191
 192         /*
 193          * Send the IPI. The write to APIC_ICR fires this off.
 194          */
 195         apic_write_around(APIC_ICR, cfg);
 196
 197         local_irq_restore(flags);
 198 }
 199
 200 inline void send_IPI_mask_sequence(cpumask_t mask, int vector)
 201 {
 202         unsigned long cfg, flags;
 203         unsigned int query_cpu;
 204
 205         /*
 206          * Hack. The clustered APIC addressing mode doesn't allow us to send
 207          * to an arbitrary mask, so I do a unicasts to each CPU instead. This
 208          * should be modified to do 1 message per cluster ID - mbligh
 209          */
 210
 211         local_irq_save(flags);
 212
 213         for (query_cpu = 0; query_cpu < NR_CPUS; ++query_cpu) {
 214                 if (cpu_isset(query_cpu, mask)) {
 215
 216                         /*
 217                          * Wait for idle.
 218                          */
 219                         apic_wait_icr_idle();
 220
 221                         /*
 222                          * prepare target chip field
 223                          */
 224                         cfg = __prepare_ICR2(cpu_to_logical_apicid(query_cpu));
 225                         apic_write_around(APIC_ICR2, cfg);
 226
 227                         /*
 228                          * program the ICR
 229                          */
 230                         cfg = __prepare_ICR(0, vector);
 231
 232                         if (vector == DUMP_VECTOR) {
 233                                 /*
 234                                  * Setup DUMP IPI to be delivered as an NMI
 235                                  */
 236                                 cfg = (cfg&~APIC_VECTOR_MASK)|APIC_DM_NMI;
 237                         }
 238                         /*
 239                          * Send the IPI. The write to APIC_ICR fires this off.
 240                          */
 241                         apic_write_around(APIC_ICR, cfg);
 242                 }
 243         }
 244         local_irq_restore(flags);
 245 }
 246
 247 #include <mach_ipi.h> /* must come after the send_IPI functions above for inlining */
 248
 249 /*
 250  *      Smarter SMP flushing macros.
 251  *              c/o Linus Torvalds.
 252  *
 253  *      These mean you can really definitely utterly forget about
 254  *      writing to user space from interrupts. (Its not allowed anyway).
 255  *
 256  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
 257  */
 258
 259 static cpumask_t flush_cpumask;
 260 static struct mm_struct * flush_mm;
 261 static unsigned long flush_va;
 262 static spinlock_t tlbstate_lock = SPIN_LOCK_UNLOCKED;
 263 #define FLUSH_ALL       0xffffffff
 264
 265 /*
 266  * We cannot call mmdrop() because we are in interrupt context,
 267  * instead update mm->cpu_vm_mask.
 268  *
 269  * We need to reload %cr3 since the page tables may be going
 270  * away from under us..
 271  */
 272 static inline void leave_mm (unsigned long cpu)
 273 {
 274         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK)
 275                 BUG();
 276         cpu_clear(cpu, per_cpu(cpu_tlbstate, cpu).active_mm->cpu_vm_mask);
 277         load_cr3(swapper_pg_dir);
 278 }
 279
 280 /*
 281  *
 282  * The flush IPI assumes that a thread switch happens in this order:
 283  * [cpu0: the cpu that switches]
 284  * 1) switch_mm() either 1a) or 1b)
 285  * 1a) thread switch to a different mm
 286  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
 287  *      Stop ipi delivery for the old mm. This is not synchronized with
 288  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
 289  *      for the wrong mm, and in the worst case we perform a superflous
 290  *      tlb flush.
 291  * 1a2) set cpu_tlbstate to TLBSTATE_OK
 292  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
 293  *      was in lazy tlb mode.
 294  * 1a3) update cpu_tlbstate[].active_mm
 295  *      Now cpu0 accepts tlb flushes for the new mm.
 296  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
 297  *      Now the other cpus will send tlb flush ipis.
 298  * 1a4) change cr3.
 299  * 1b) thread switch without mm change
 300  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
 301  *      flush ipis.
 302  * 1b1) set cpu_tlbstate to TLBSTATE_OK
 303  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
 304  *      Atomically set the bit [other cpus will start sending flush ipis],
 305  *      and test the bit.
 306  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
 307  * 2) switch %%esp, ie current
 308  *
 309  * The interrupt must handle 2 special cases:
 310  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
 311  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
 312  *   runs in kernel space, the cpu could load tlb entries for user space
 313  *   pages.
 314  *
 315  * The good news is that cpu_tlbstate is local to each cpu, no
 316  * write/read ordering problems.
 317  */
 318
 319 /*
 320  * TLB flush IPI:
 321  *
 322  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
 323  * 2) Leave the mm if we are in the lazy tlb mode.
 324  */
 325
 326 fastcall void smp_invalidate_interrupt(struct pt_regs *regs)
 327 {
 328         unsigned long cpu;
 329
 330         cpu = get_cpu();
 331         if (current->active_mm)
 332                 load_user_cs_desc(cpu, current->active_mm);
 333
 334         if (!cpu_isset(cpu, flush_cpumask))
 335                 goto out;
 336                 /*
 337                  * This was a BUG() but until someone can quote me the
 338                  * line from the intel manual that guarantees an IPI to
 339                  * multiple CPUs is retried _only_ on the erroring CPUs
 340                  * its staying as a return
 341                  *
 342                  * BUG();
 343                  */
 344
 345         if (flush_mm == per_cpu(cpu_tlbstate, cpu).active_mm) {
 346                 if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK) {
 347                         if (flush_va == FLUSH_ALL)
 348                                 local_flush_tlb();
 349                         else
 350                                 __flush_tlb_one(flush_va);
 351                 } else
 352                         leave_mm(cpu);
 353         }
 354         ack_APIC_irq();
 355         smp_mb__before_clear_bit();
 356         cpu_clear(cpu, flush_cpumask);
 357         smp_mb__after_clear_bit();
 358 out:
 359         put_cpu_no_resched();
 360 }
 361
 362 static void flush_tlb_others(cpumask_t cpumask, struct mm_struct *mm,
 363                                                 unsigned long va)
 364 {
 365         cpumask_t tmp;
 366         /*
 367          * A couple of (to be removed) sanity checks:
 368          *
 369          * - we do not send IPIs to not-yet booted CPUs.
 370          * - current CPU must not be in mask
 371          * - mask must exist :)
 372          */
 373         BUG_ON(cpus_empty(cpumask));
 374
 375         cpus_and(tmp, cpumask, cpu_online_map);
 376         BUG_ON(!cpus_equal(cpumask, tmp));
 377         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
 378         BUG_ON(!mm);
 379
 380         /*
 381          * i'm not happy about this global shared spinlock in the
 382          * MM hot path, but we'll see how contended it is.
 383          * Temporarily this turns IRQs off, so that lockups are
 384          * detected by the NMI watchdog.
 385          */
 386         spin_lock(&tlbstate_lock);
 387
 388         flush_mm = mm;
 389         flush_va = va;
 390 #if NR_CPUS <= BITS_PER_LONG
 391         atomic_set_mask(cpumask, &flush_cpumask);
 392 #else
 393         {
 394                 int k;
 395                 unsigned long *flush_mask = (unsigned long *)&flush_cpumask;
 396                 unsigned long *cpu_mask = (unsigned long *)&cpumask;
 397                 for (k = 0; k < BITS_TO_LONGS(NR_CPUS); ++k)
 398                         atomic_set_mask(cpu_mask[k], &flush_mask[k]);
 399         }
 400 #endif
 401         /*
 402          * We have to send the IPI only to
 403          * CPUs affected.
 404          */
 405         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
 406
 407         while (!cpus_empty(flush_cpumask))
 408                 /* nothing. lockup detection does not belong here */
 409                 mb();
 410
 411         flush_mm = NULL;
 412         flush_va = 0;
 413         spin_unlock(&tlbstate_lock);
 414 }
 415
 416 void flush_tlb_current_task(void)
 417 {
 418         struct mm_struct *mm = current->mm;
 419         cpumask_t cpu_mask;
 420
 421         preempt_disable();
 422         cpu_mask = mm->cpu_vm_mask;
 423         cpu_clear(smp_processor_id(), cpu_mask);
 424
 425         local_flush_tlb();
 426         if (!cpus_empty(cpu_mask))
 427                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 428         preempt_enable();
 429 }
 430
 431 void flush_tlb_mm (struct mm_struct * mm)
 432 {
 433         cpumask_t cpu_mask;
 434
 435         preempt_disable();
 436         cpu_mask = mm->cpu_vm_mask;
 437         cpu_clear(smp_processor_id(), cpu_mask);
 438
 439         if (current->active_mm == mm) {
 440                 if (current->mm)
 441                         local_flush_tlb();
 442                 else
 443                         leave_mm(smp_processor_id());
 444         }
 445         if (!cpus_empty(cpu_mask))
 446                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 447
 448         preempt_enable();
 449 }
 450
 451 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
 452 {
 453         struct mm_struct *mm = vma->vm_mm;
 454         cpumask_t cpu_mask;
 455
 456         preempt_disable();
 457         cpu_mask = mm->cpu_vm_mask;
 458         cpu_clear(smp_processor_id(), cpu_mask);
 459
 460         if (current->active_mm == mm) {
 461                 if(current->mm)
 462                         __flush_tlb_one(va);
 463                  else
 464                         leave_mm(smp_processor_id());
 465         }
 466
 467         if (!cpus_empty(cpu_mask))
 468                 flush_tlb_others(cpu_mask, mm, va);
 469
 470         preempt_enable();
 471 }
 472
 473 static void do_flush_tlb_all(void* info)
 474 {
 475         unsigned long cpu = smp_processor_id();
 476
 477         __flush_tlb_all();
 478         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_LAZY)
 479                 leave_mm(cpu);
 480 }
 481
 482 void flush_tlb_all(void)
 483 {
 484         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
 485 }
 486
 487 void dump_send_ipi(void)
 488 {
 489         send_IPI_allbutself(DUMP_VECTOR);
 490 }
 491
 492 /*
 493  * this function sends a 'reschedule' IPI to another CPU.
 494  * it goes straight through and wastes no time serializing
 495  * anything. Worst case is that we lose a reschedule ...
 496  */
 497 void smp_send_reschedule(int cpu)
 498 {
 499         send_IPI_mask(cpumask_of_cpu(cpu), RESCHEDULE_VECTOR);
 500 }
 501
 502 /*
 503  * Structure and data for smp_call_function(). This is designed to minimise
 504  * static memory requirements. It also looks cleaner.
 505  */
 506 static spinlock_t call_lock = SPIN_LOCK_UNLOCKED;
 507
 508 struct call_data_struct {
 509         void (*func) (void *info);
 510         void *info;
 511         atomic_t started;
 512         atomic_t finished;
 513         int wait;
 514 };
 515
 516 static struct call_data_struct * call_data;
 517
 518 /*
 519  * this function sends a 'generic call function' IPI to all other CPUs
 520  * in the system.
 521  */
 522
 523 int smp_call_function (void (*func) (void *info), void *info, int nonatomic,
 524                         int wait)
 525 /*
 526  * [SUMMARY] Run a function on all other CPUs.
 527  * <func> The function to run. This must be fast and non-blocking.
 528  * <info> An arbitrary pointer to pass to the function.
 529  * <nonatomic> currently unused.
 530  * <wait> If 1, wait (atomically) until function has completed on other CPUs.
 531  *        If 0, wait for the IPI to be received by other CPUs, but do not wait
 532  *        for the completion of the function on each CPU.
 533  *        If -1, do not wait for other CPUs to receive IPI.
 534  * [RETURNS] 0 on success, else a negative status code. Does not return until
 535  * remote CPUs are nearly ready to execute <<func>> or are or have executed.
 536  *
 537  * You must not call this function with disabled interrupts or from a
 538  * hardware interrupt handler or from a bottom half handler.
 539  */
 540 {
 541         static struct call_data_struct dumpdata;
 542         struct call_data_struct normaldata;
 543         struct call_data_struct *data;
 544         int cpus = num_online_cpus()-1;
 545
 546         if (!cpus)
 547                 return 0;
 548
 549         /* Can deadlock when called with interrupts disabled */
 550         /* Only if we are waiting for other CPU to ack */
 551         WARN_ON(irqs_disabled() && wait >= 0);
 552
 553         spin_lock(&call_lock);
 554         if (wait == -1) {
 555                 /* if another cpu beat us, they win! */
 556                 if (dumpdata.func) {
 557                         spin_unlock(&call_lock);
 558                         return 0;
 559                 }
 560                 data = &dumpdata;
 561         } else
 562                 data = &normaldata;
 563
 564         data->func = func;
 565         data->info = info;
 566         atomic_set(&data->started, 0);
 567         data->wait = wait > 0 ? wait : 0;
 568         if (wait > 0)
 569                 atomic_set(&data->finished, 0);
 570
 571         call_data = data;
 572         mb();
 573
 574         /* Send a message to all other CPUs and wait for them to respond */
 575         send_IPI_allbutself(CALL_FUNCTION_VECTOR);
 576
 577         /* Wait for response */
 578         if (wait >= 0)
 579                 while (atomic_read(&data->started) != cpus)
 580                         cpu_relax();
 581
 582         if (wait > 0)
 583                 while (atomic_read(&data->finished) != cpus)
 584                         cpu_relax();
 585         spin_unlock(&call_lock);
 586
 587         return 0;
 588 }
 589
 590 void stop_this_cpu (void * dummy)
 591 {
 592         /*
 593          * Remove this CPU:
 594          */
 595         cpu_clear(smp_processor_id(), cpu_online_map);
 596         local_irq_disable();
 597         disable_local_APIC();
 598         if (cpu_data[smp_processor_id()].hlt_works_ok)
 599                 for(;;) __asm__("hlt");
 600         for (;;);
 601 }
 602
 603 /*
 604  * this function calls the 'stop' function on all other CPUs in the system.
 605  */
 606
 607 void smp_send_stop(void)
 608 {
 609         smp_call_function(stop_this_cpu, NULL, 1, 0);
 610
 611         local_irq_disable();
 612         disable_local_APIC();
 613         local_irq_enable();
 614 }
 615
 616 EXPORT_SYMBOL(smp_send_stop);
 617
 618 /*
 619  * Reschedule call back. Nothing to do,
 620  * all the work is done automatically when
 621  * we return from the interrupt.
 622  */
 623 fastcall void smp_reschedule_interrupt(struct pt_regs *regs)
 624 {
 625         ack_APIC_irq();
 626 }
 627
 628 fastcall void smp_call_function_interrupt(struct pt_regs *regs)
 629 {
 630         void (*func) (void *info) = call_data->func;
 631         void *info = call_data->info;
 632         int wait = call_data->wait;
 633
 634         ack_APIC_irq();
 635         /*
 636          * Notify initiating CPU that I've grabbed the data and am
 637          * about to execute the function
 638          */
 639         mb();
 640         atomic_inc(&call_data->started);
 641         /*
 642          * At this point the info structure may be out of scope unless wait==1
 643          */
 644         irq_enter();
 645         (*func)(info);
 646         irq_exit();
 647
 648         if (wait) {
 649                 mb();
 650                 atomic_inc(&call_data->finished);
 651         }
 652 }