arch/ppc/kernel/head_8xx.S

   1 /*
   2  *  arch/ppc/kernel/except_8xx.S
   3  *
   4  *  PowerPC version
   5  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   6  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   7  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications by Dan Malek
  12  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  13  *
  14  *  This file contains low-level support and setup for PowerPC 8xx
  15  *  embedded processors, including trap and interrupt dispatch.
  16  *
  17  *  This program is free software; you can redistribute it and/or
  18  *  modify it under the terms of the GNU General Public License
  19  *  as published by the Free Software Foundation; either version
  20  *  2 of the License, or (at your option) any later version.
  21  *
  22  */
  23
  24 #include <linux/config.h>
  25 #include <asm/processor.h>
  26 #include <asm/page.h>
  27 #include <asm/mmu.h>
  28 #include <asm/cache.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/cputable.h>
  31 #include <asm/thread_info.h>
  32 #include <asm/ppc_asm.h>
  33 #include <asm/offsets.h>
  34
  35 /* Macro to make the code more readable. */
  36 #ifdef CONFIG_8xx_CPU6
  37 #define DO_8xx_CPU6(val, reg)   \
  38         li      reg, val;       \
  39         stw     reg, 12(r0);    \
  40         lwz     reg, 12(r0);
  41 #else
  42 #define DO_8xx_CPU6(val, reg)
  43 #endif
  44         .text
  45         .globl  _stext
  46 _stext:
  47         .text
  48         .globl  _start
  49 _start:
  50
  51 /* MPC8xx
  52  * This port was done on an MBX board with an 860.  Right now I only
  53  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  54  * code there loads up some registers before calling us:
  55  *   r3: ptr to board info data
  56  *   r4: initrd_start or if no initrd then 0
  57  *   r5: initrd_end - unused if r4 is 0
  58  *   r6: Start of command line string
  59  *   r7: End of command line string
  60  *
  61  * I decided to use conditional compilation instead of checking PVR and
  62  * adding more processor specific branches around code I don't need.
  63  * Since this is an embedded processor, I also appreciate any memory
  64  * savings I can get.
  65  *
  66  * The MPC8xx does not have any BATs, but it supports large page sizes.
  67  * We first initialize the MMU to support 8M byte pages, then load one
  68  * entry into each of the instruction and data TLBs to map the first
  69  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  70  * the "internal" processor registers before MMU_init is called.
  71  *
  72  * The TLB code currently contains a major hack.  Since I use the condition
  73  * code register, I have to save and restore it.  I am out of registers, so
  74  * I just store it in memory location 0 (the TLB handlers are not reentrant).
  75  * To avoid making any decisions, I need to use the "segment" valid bit
  76  * in the first level table, but that would require many changes to the
  77  * Linux page directory/table functions that I don't want to do right now.
  78  *
  79  * I used to use SPRG2 for a temporary register in the TLB handler, but it
  80  * has since been put to other uses.  I now use a hack to save a register
  81  * and the CCR at memory location 0.....Someday I'll fix this.....
  82  *      -- Dan
  83  */
  84         .globl  __start
  85 __start:
  86         mr      r31,r3                  /* save parameters */
  87         mr      r30,r4
  88         mr      r29,r5
  89         mr      r28,r6
  90         mr      r27,r7
  91
  92         /* We have to turn on the MMU right away so we get cache modes
  93          * set correctly.
  94          */
  95         bl      initial_mmu
  96
  97 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
  98  * ready to work.
  99  */
 100
 101 turn_on_mmu:
 102         mfmsr   r0
 103         ori     r0,r0,MSR_DR|MSR_IR
 104         mtspr   SRR1,r0
 105         lis     r0,start_here@h
 106         ori     r0,r0,start_here@l
 107         mtspr   SRR0,r0
 108         SYNC
 109         rfi                             /* enables MMU */
 110
 111 /*
 112  * Exception entry code.  This code runs with address translation
 113  * turned off, i.e. using physical addresses.
 114  * We assume sprg3 has the physical address of the current
 115  * task's thread_struct.
 116  */
 117 #define EXCEPTION_PROLOG        \
 118         mtspr   SPRG0,r10;      \
 119         mtspr   SPRG1,r11;      \
 120         mfcr    r10;            \
 121         EXCEPTION_PROLOG_1;     \
 122         EXCEPTION_PROLOG_2
 123
 124 #define EXCEPTION_PROLOG_1      \
 125         mfspr   r11,SRR1;               /* check whether user or kernel */ \
 126         andi.   r11,r11,MSR_PR; \
 127         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 128         beq     1f;             \
 129         mfspr   r11,SPRG3;      \
 130         lwz     r11,THREAD_INFO-THREAD(r11);    \
 131         addi    r11,r11,THREAD_SIZE;    \
 132         tophys(r11,r11);        \
 133 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 134
 135
 136 #define EXCEPTION_PROLOG_2      \
 137         CLR_TOP32(r11);         \
 138         stw     r10,_CCR(r11);          /* save registers */ \
 139         stw     r12,GPR12(r11); \
 140         stw     r9,GPR9(r11);   \
 141         mfspr   r10,SPRG0;      \
 142         stw     r10,GPR10(r11); \
 143         mfspr   r12,SPRG1;      \
 144         stw     r12,GPR11(r11); \
 145         mflr    r10;            \
 146         stw     r10,_LINK(r11); \
 147         mfspr   r12,SRR0;       \
 148         mfspr   r9,SRR1;        \
 149         stw     r1,GPR1(r11);   \
 150         stw     r1,0(r11);      \
 151         tovirt(r1,r11);                 /* set new kernel sp */ \
 152         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 153         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 154         stw     r0,GPR0(r11);   \
 155         SAVE_4GPRS(3, r11);     \
 156         SAVE_2GPRS(7, r11)
 157
 158 /*
 159  * Note: code which follows this uses cr0.eq (set if from kernel),
 160  * r11, r12 (SRR0), and r9 (SRR1).
 161  *
 162  * Note2: once we have set r1 we are in a position to take exceptions
 163  * again, and we could thus set MSR:RI at that point.
 164  */
 165
 166 /*
 167  * Exception vectors.
 168  */
 169 #define EXCEPTION(n, label, hdlr, xfer)         \
 170         . = n;                                  \
 171 label:                                          \
 172         EXCEPTION_PROLOG;                       \
 173         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 174         xfer(n, hdlr)
 175
 176 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 177         li      r10,trap;                                       \
 178         stw     r10,TRAP(r11);                                  \
 179         li      r10,MSR_KERNEL;                                 \
 180         copyee(r10, r9);                                        \
 181         bl      tfer;                                           \
 182 i##n:                                                           \
 183         .long   hdlr;                                           \
 184         .long   ret
 185
 186 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 187 #define NOCOPY(d, s)
 188
 189 #define EXC_XFER_STD(n, hdlr)           \
 190         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 191                           ret_from_except_full)
 192
 193 #define EXC_XFER_LITE(n, hdlr)          \
 194         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 195                           ret_from_except)
 196
 197 #define EXC_XFER_EE(n, hdlr)            \
 198         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 199                           ret_from_except_full)
 200
 201 #define EXC_XFER_EE_LITE(n, hdlr)       \
 202         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 203                           ret_from_except)
 204
 205 /* System reset */
 206         EXCEPTION(0x100, Reset, UnknownException, EXC_XFER_STD)
 207
 208 /* Machine check */
 209         . = 0x200
 210 MachineCheck:
 211         EXCEPTION_PROLOG
 212         mfspr r4,DAR
 213         stw r4,_DAR(r11)
 214         mfspr r5,DSISR
 215         stw r5,_DSISR(r11)
 216         addi r3,r1,STACK_FRAME_OVERHEAD
 217         EXC_XFER_STD(0x200, MachineCheckException)
 218
 219 /* Data access exception.
 220  * This is "never generated" by the MPC8xx.  We jump to it for other
 221  * translation errors.
 222  */
 223         . = 0x300
 224 DataAccess:
 225         EXCEPTION_PROLOG
 226         mfspr   r10,DSISR
 227         stw     r10,_DSISR(r11)
 228         mr      r5,r10
 229         mfspr   r4,DAR
 230         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 231
 232 /* Instruction access exception.
 233  * This is "never generated" by the MPC8xx.  We jump to it for other
 234  * translation errors.
 235  */
 236         . = 0x400
 237 InstructionAccess:
 238         EXCEPTION_PROLOG
 239         mr      r4,r12
 240         mr      r5,r9
 241         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 242
 243 /* External interrupt */
 244         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 245
 246 /* Alignment exception */
 247         . = 0x600
 248 Alignment:
 249         EXCEPTION_PROLOG
 250         mfspr   r4,DAR
 251         stw     r4,_DAR(r11)
 252         mfspr   r5,DSISR
 253         stw     r5,_DSISR(r11)
 254         addi    r3,r1,STACK_FRAME_OVERHEAD
 255         EXC_XFER_EE(0x600, AlignmentException)
 256
 257 /* Program check exception */
 258         EXCEPTION(0x700, ProgramCheck, ProgramCheckException, EXC_XFER_STD)
 259
 260 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 261 */
 262         EXCEPTION(0x800, FPUnavailable, UnknownException, EXC_XFER_STD)
 263
 264 /* Decrementer */
 265         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 266
 267         EXCEPTION(0xa00, Trap_0a, UnknownException, EXC_XFER_EE)
 268         EXCEPTION(0xb00, Trap_0b, UnknownException, EXC_XFER_EE)
 269
 270 /* System call */
 271         . = 0xc00
 272 SystemCall:
 273         EXCEPTION_PROLOG
 274         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 275
 276 /* Single step - not used on 601 */
 277         EXCEPTION(0xd00, SingleStep, SingleStepException, EXC_XFER_STD)
 278         EXCEPTION(0xe00, Trap_0e, UnknownException, EXC_XFER_EE)
 279         EXCEPTION(0xf00, Trap_0f, UnknownException, EXC_XFER_EE)
 280
 281 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 282  * for all unimplemented and illegal instructions.
 283  */
 284         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 285
 286         . = 0x1100
 287 /*
 288  * For the MPC8xx, this is a software tablewalk to load the instruction
 289  * TLB.  It is modelled after the example in the Motorola manual.  The task
 290  * switch loads the M_TWB register with the pointer to the first level table.
 291  * If we discover there is no second level table (the value is zero), the
 292  * plan was to load that into the TLB, which causes another fault into the
 293  * TLB Error interrupt where we can handle such problems.  However, that did
 294  * not work, so if we discover there is no second level table, we restore
 295  * registers and branch to the error exception.  We have to use the MD_xxx
 296  * registers for the tablewalk because the equivalent MI_xxx registers
 297  * only perform the attribute functions.
 298  */
 299 InstructionTLBMiss:
 300 #ifdef CONFIG_8xx_CPU6
 301         stw     r3, 8(r0)
 302 #endif
 303         DO_8xx_CPU6(0x3f80, r3)
 304         mtspr   M_TW, r10       /* Save a couple of working registers */
 305         mfcr    r10
 306         stw     r10, 0(r0)
 307         stw     r11, 4(r0)
 308         mfspr   r10, SRR0       /* Get effective address of fault */
 309         DO_8xx_CPU6(0x3780, r3)
 310         mtspr   MD_EPN, r10     /* Have to use MD_EPN for walk, MI_EPN can't */
 311         mfspr   r10, M_TWB      /* Get level 1 table entry address */
 312
 313         /* If we are faulting a kernel address, we have to use the
 314          * kernel page tables.
 315          */
 316         andi.   r11, r10, 0x0800        /* Address >= 0x80000000 */
 317         beq     3f
 318         lis     r11, swapper_pg_dir@h
 319         ori     r11, r11, swapper_pg_dir@l
 320         rlwimi  r10, r11, 0, 2, 19
 321 3:
 322         lwz     r11, 0(r10)     /* Get the level 1 entry */
 323         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 324         beq     2f              /* If zero, don't try to find a pte */
 325
 326         /* We have a pte table, so load the MI_TWC with the attributes
 327          * for this "segment."
 328          */
 329         ori     r11,r11,1               /* Set valid bit */
 330         DO_8xx_CPU6(0x2b80, r3)
 331         mtspr   MI_TWC, r11     /* Set segment attributes */
 332         DO_8xx_CPU6(0x3b80, r3)
 333         mtspr   MD_TWC, r11     /* Load pte table base address */
 334         mfspr   r11, MD_TWC     /* ....and get the pte address */
 335         lwz     r10, 0(r11)     /* Get the pte */
 336
 337         ori     r10, r10, _PAGE_ACCESSED
 338         stw     r10, 0(r11)
 339
 340         /* The Linux PTE won't go exactly into the MMU TLB.
 341          * Software indicator bits 21, 22 and 28 must be clear.
 342          * Software indicator bits 24, 25, 26, and 27 must be
 343          * set.  All other Linux PTE bits control the behavior
 344          * of the MMU.
 345          */
 346         li      r11, 0x00f0
 347         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 348         DO_8xx_CPU6(0x2d80, r3)
 349         mtspr   MI_RPN, r10     /* Update TLB entry */
 350
 351         mfspr   r10, M_TW       /* Restore registers */
 352         lwz     r11, 0(r0)
 353         mtcr    r11
 354         lwz     r11, 4(r0)
 355 #ifdef CONFIG_8xx_CPU6
 356         lwz     r3, 8(r0)
 357 #endif
 358         rfi
 359
 360 2:      mfspr   r10, M_TW       /* Restore registers */
 361         lwz     r11, 0(r0)
 362         mtcr    r11
 363         lwz     r11, 4(r0)
 364 #ifdef CONFIG_8xx_CPU6
 365         lwz     r3, 8(r0)
 366 #endif
 367         b       InstructionAccess
 368
 369         . = 0x1200
 370 DataStoreTLBMiss:
 371 #ifdef CONFIG_8xx_CPU6
 372         stw     r3, 8(r0)
 373 #endif
 374         DO_8xx_CPU6(0x3f80, r3)
 375         mtspr   M_TW, r10       /* Save a couple of working registers */
 376         mfcr    r10
 377         stw     r10, 0(r0)
 378         stw     r11, 4(r0)
 379         mfspr   r10, M_TWB      /* Get level 1 table entry address */
 380
 381         /* If we are faulting a kernel address, we have to use the
 382          * kernel page tables.
 383          */
 384         andi.   r11, r10, 0x0800
 385         beq     3f
 386         lis     r11, swapper_pg_dir@h
 387         ori     r11, r11, swapper_pg_dir@l
 388         rlwimi  r10, r11, 0, 2, 19
 389 3:
 390         lwz     r11, 0(r10)     /* Get the level 1 entry */
 391         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 392         beq     2f              /* If zero, don't try to find a pte */
 393
 394         /* We have a pte table, so load fetch the pte from the table.
 395          */
 396         ori     r11, r11, 1     /* Set valid bit in physical L2 page */
 397         DO_8xx_CPU6(0x3b80, r3)
 398         mtspr   MD_TWC, r11     /* Load pte table base address */
 399         mfspr   r10, MD_TWC     /* ....and get the pte address */
 400         lwz     r10, 0(r10)     /* Get the pte */
 401
 402         /* Insert the Guarded flag into the TWC from the Linux PTE.
 403          * It is bit 27 of both the Linux PTE and the TWC (at least
 404          * I got that right :-).  It will be better when we can put
 405          * this into the Linux pgd/pmd and load it in the operation
 406          * above.
 407          */
 408         rlwimi  r11, r10, 0, 27, 27
 409         DO_8xx_CPU6(0x3b80, r3)
 410         mtspr   MD_TWC, r11
 411
 412         mfspr   r11, MD_TWC     /* get the pte address again */
 413         ori     r10, r10, _PAGE_ACCESSED
 414         stw     r10, 0(r11)
 415
 416         /* The Linux PTE won't go exactly into the MMU TLB.
 417          * Software indicator bits 21, 22 and 28 must be clear.
 418          * Software indicator bits 24, 25, 26, and 27 must be
 419          * set.  All other Linux PTE bits control the behavior
 420          * of the MMU.
 421          */
 422         li      r11, 0x00f0
 423         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 424         DO_8xx_CPU6(0x3d80, r3)
 425         mtspr   MD_RPN, r10     /* Update TLB entry */
 426
 427         mfspr   r10, M_TW       /* Restore registers */
 428         lwz     r11, 0(r0)
 429         mtcr    r11
 430         lwz     r11, 4(r0)
 431 #ifdef CONFIG_8xx_CPU6
 432         lwz     r3, 8(r0)
 433 #endif
 434         rfi
 435
 436 2:      mfspr   r10, M_TW       /* Restore registers */
 437         lwz     r11, 0(r0)
 438         mtcr    r11
 439         lwz     r11, 4(r0)
 440 #ifdef CONFIG_8xx_CPU6
 441         lwz     r3, 8(r0)
 442 #endif
 443         b       DataAccess
 444
 445 /* This is an instruction TLB error on the MPC8xx.  This could be due
 446  * to many reasons, such as executing guarded memory or illegal instruction
 447  * addresses.  There is nothing to do but handle a big time error fault.
 448  */
 449         . = 0x1300
 450 InstructionTLBError:
 451         b       InstructionAccess
 452
 453 /* This is the data TLB error on the MPC8xx.  This could be due to
 454  * many reasons, including a dirty update to a pte.  We can catch that
 455  * one here, but anything else is an error.  First, we track down the
 456  * Linux pte.  If it is valid, write access is allowed, but the
 457  * page dirty bit is not set, we will set it and reload the TLB.  For
 458  * any other case, we bail out to a higher level function that can
 459  * handle it.
 460  */
 461         . = 0x1400
 462 DataTLBError:
 463 #ifdef CONFIG_8xx_CPU6
 464         stw     r3, 8(r0)
 465 #endif
 466         DO_8xx_CPU6(0x3f80, r3)
 467         mtspr   M_TW, r10       /* Save a couple of working registers */
 468         mfcr    r10
 469         stw     r10, 0(r0)
 470         stw     r11, 4(r0)
 471
 472         /* First, make sure this was a store operation.
 473         */
 474         mfspr   r10, DSISR
 475         andis.  r11, r10, 0x0200        /* If set, indicates store op */
 476         beq     2f
 477
 478         /* The EA of a data TLB miss is automatically stored in the MD_EPN
 479          * register.  The EA of a data TLB error is automatically stored in
 480          * the DAR, but not the MD_EPN register.  We must copy the 20 most
 481          * significant bits of the EA from the DAR to MD_EPN before we
 482          * start walking the page tables.  We also need to copy the CASID
 483          * value from the M_CASID register.
 484          * Addendum:  The EA of a data TLB error is _supposed_ to be stored
 485          * in DAR, but it seems that this doesn't happen in some cases, such
 486          * as when the error is due to a dcbi instruction to a page with a
 487          * TLB that doesn't have the changed bit set.  In such cases, there
 488          * does not appear to be any way  to recover the EA of the error
 489          * since it is neither in DAR nor MD_EPN.  As a workaround, the
 490          * _PAGE_HWWRITE bit is set for all kernel data pages when the PTEs
 491          * are initialized in mapin_ram().  This will avoid the problem,
 492          * assuming we only use the dcbi instruction on kernel addresses.
 493          */
 494         mfspr   r10, DAR
 495         rlwinm  r11, r10, 0, 0, 19
 496         ori     r11, r11, MD_EVALID
 497         mfspr   r10, M_CASID
 498         rlwimi  r11, r10, 0, 28, 31
 499         DO_8xx_CPU6(0x3780, r3)
 500         mtspr   MD_EPN, r11
 501
 502         mfspr   r10, M_TWB      /* Get level 1 table entry address */
 503
 504         /* If we are faulting a kernel address, we have to use the
 505          * kernel page tables.
 506          */
 507         andi.   r11, r10, 0x0800
 508         beq     3f
 509         lis     r11, swapper_pg_dir@h
 510         ori     r11, r11, swapper_pg_dir@l
 511         rlwimi  r10, r11, 0, 2, 19
 512 3:
 513         lwz     r11, 0(r10)     /* Get the level 1 entry */
 514         rlwinm. r10, r11,0,0,19 /* Extract page descriptor page address */
 515         beq     2f              /* If zero, bail */
 516
 517         /* We have a pte table, so fetch the pte from the table.
 518          */
 519         ori     r11, r11, 1             /* Set valid bit in physical L2 page */
 520         DO_8xx_CPU6(0x3b80, r3)
 521         mtspr   MD_TWC, r11             /* Load pte table base address */
 522         mfspr   r11, MD_TWC             /* ....and get the pte address */
 523         lwz     r10, 0(r11)             /* Get the pte */
 524
 525         andi.   r11, r10, _PAGE_RW      /* Is it writeable? */
 526         beq     2f                      /* Bail out if not */
 527
 528         /* Update 'changed', among others.
 529         */
 530         ori     r10, r10, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
 531         mfspr   r11, MD_TWC             /* Get pte address again */
 532         stw     r10, 0(r11)             /* and update pte in table */
 533
 534         /* The Linux PTE won't go exactly into the MMU TLB.
 535          * Software indicator bits 21, 22 and 28 must be clear.
 536          * Software indicator bits 24, 25, 26, and 27 must be
 537          * set.  All other Linux PTE bits control the behavior
 538          * of the MMU.
 539          */
 540         li      r11, 0x00f0
 541         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 542         DO_8xx_CPU6(0x3d80, r3)
 543         mtspr   MD_RPN, r10     /* Update TLB entry */
 544
 545         mfspr   r10, M_TW       /* Restore registers */
 546         lwz     r11, 0(r0)
 547         mtcr    r11
 548         lwz     r11, 4(r0)
 549 #ifdef CONFIG_8xx_CPU6
 550         lwz     r3, 8(r0)
 551 #endif
 552         rfi
 553 2:
 554         mfspr   r10, M_TW       /* Restore registers */
 555         lwz     r11, 0(r0)
 556         mtcr    r11
 557         lwz     r11, 4(r0)
 558 #ifdef CONFIG_8xx_CPU6
 559         lwz     r3, 8(r0)
 560 #endif
 561         b       DataAccess
 562
 563         EXCEPTION(0x1500, Trap_15, UnknownException, EXC_XFER_EE)
 564         EXCEPTION(0x1600, Trap_16, UnknownException, EXC_XFER_EE)
 565         EXCEPTION(0x1700, Trap_17, UnknownException, EXC_XFER_EE)
 566         EXCEPTION(0x1800, Trap_18, UnknownException, EXC_XFER_EE)
 567         EXCEPTION(0x1900, Trap_19, UnknownException, EXC_XFER_EE)
 568         EXCEPTION(0x1a00, Trap_1a, UnknownException, EXC_XFER_EE)
 569         EXCEPTION(0x1b00, Trap_1b, UnknownException, EXC_XFER_EE)
 570
 571 /* On the MPC8xx, these next four traps are used for development
 572  * support of breakpoints and such.  Someday I will get around to
 573  * using them.
 574  */
 575         EXCEPTION(0x1c00, Trap_1c, UnknownException, EXC_XFER_EE)
 576         EXCEPTION(0x1d00, Trap_1d, UnknownException, EXC_XFER_EE)
 577         EXCEPTION(0x1e00, Trap_1e, UnknownException, EXC_XFER_EE)
 578         EXCEPTION(0x1f00, Trap_1f, UnknownException, EXC_XFER_EE)
 579
 580         . = 0x2000
 581
 582         .globl  giveup_fpu
 583 giveup_fpu:
 584         blr
 585
 586 /*
 587  * This is where the main kernel code starts.
 588  */
 589 start_here:
 590         /* ptr to current */
 591         lis     r2,init_task@h
 592         ori     r2,r2,init_task@l
 593
 594         /* ptr to phys current thread */
 595         tophys(r4,r2)
 596         addi    r4,r4,THREAD    /* init task's THREAD */
 597         mtspr   SPRG3,r4
 598         li      r3,0
 599         mtspr   SPRG2,r3        /* 0 => r1 has kernel sp */
 600
 601         /* stack */
 602         lis     r1,init_thread_union@ha
 603         addi    r1,r1,init_thread_union@l
 604         li      r0,0
 605         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 606
 607         bl      early_init      /* We have to do this with MMU on */
 608
 609 /*
 610  * Decide what sort of machine this is and initialize the MMU.
 611  */
 612         mr      r3,r31
 613         mr      r4,r30
 614         mr      r5,r29
 615         mr      r6,r28
 616         mr      r7,r27
 617         bl      machine_init
 618         bl      MMU_init
 619
 620 /*
 621  * Go back to running unmapped so we can load up new values
 622  * and change to using our exception vectors.
 623  * On the 8xx, all we have to do is invalidate the TLB to clear
 624  * the old 8M byte TLB mappings and load the page table base register.
 625  */
 626         /* The right way to do this would be to track it down through
 627          * init's THREAD like the context switch code does, but this is
 628          * easier......until someone changes init's static structures.
 629          */
 630         lis     r6, swapper_pg_dir@h
 631         ori     r6, r6, swapper_pg_dir@l
 632         tophys(r6,r6)
 633 #ifdef CONFIG_8xx_CPU6
 634         lis     r4, cpu6_errata_word@h
 635         ori     r4, r4, cpu6_errata_word@l
 636         li      r3, 0x3980
 637         stw     r3, 12(r4)
 638         lwz     r3, 12(r4)
 639 #endif
 640         mtspr   M_TWB, r6
 641         lis     r4,2f@h
 642         ori     r4,r4,2f@l
 643         tophys(r4,r4)
 644         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 645         mtspr   SRR0,r4
 646         mtspr   SRR1,r3
 647         rfi
 648 /* Load up the kernel context */
 649 2:
 650         SYNC                    /* Force all PTE updates to finish */
 651         tlbia                   /* Clear all TLB entries */
 652         sync                    /* wait for tlbia/tlbie to finish */
 653         TLBSYNC                 /* ... on all CPUs */
 654
 655         /* set up the PTE pointers for the Abatron bdiGDB.
 656         */
 657         tovirt(r6,r6)
 658         lis     r5, abatron_pteptrs@h
 659         ori     r5, r5, abatron_pteptrs@l
 660         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 661         tophys(r5,r5)
 662         stw     r6, 0(r5)
 663
 664 /* Now turn on the MMU for real! */
 665         li      r4,MSR_KERNEL
 666         lis     r3,start_kernel@h
 667         ori     r3,r3,start_kernel@l
 668         mtspr   SRR0,r3
 669         mtspr   SRR1,r4
 670         rfi                     /* enable MMU and jump to start_kernel */
 671
 672 /* Set up the initial MMU state so we can do the first level of
 673  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 674  * virtual to physical.  Also, set the cache mode since that is defined
 675  * by TLB entries and perform any additional mapping (like of the IMMR).
 676  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 677  * 24 Mbytes of data, and the 8M IMMR space.  Anything not covered by
 678  * these mappings is mapped by page tables.
 679  */
 680 initial_mmu:
 681         tlbia                   /* Invalidate all TLB entries */
 682 #ifdef CONFIG_PIN_TLB
 683         lis     r8, MI_RSV4I@h
 684         ori     r8, r8, 0x1c00
 685 #else
 686         li      r8, 0
 687 #endif
 688         mtspr   MI_CTR, r8      /* Set instruction MMU control */
 689
 690 #ifdef CONFIG_PIN_TLB
 691         lis     r10, (MD_RSV4I | MD_RESETVAL)@h
 692         ori     r10, r10, 0x1c00
 693         mr      r8, r10
 694 #else
 695         lis     r10, MD_RESETVAL@h
 696 #endif
 697 #ifndef CONFIG_8xx_COPYBACK
 698         oris    r10, r10, MD_WTDEF@h
 699 #endif
 700         mtspr   MD_CTR, r10     /* Set data TLB control */
 701
 702         /* Now map the lower 8 Meg into the TLBs.  For this quick hack,
 703          * we can load the instruction and data TLB registers with the
 704          * same values.
 705          */
 706         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 707         ori     r8, r8, MI_EVALID       /* Mark it valid */
 708         mtspr   MI_EPN, r8
 709         mtspr   MD_EPN, r8
 710         li      r8, MI_PS8MEG           /* Set 8M byte page */
 711         ori     r8, r8, MI_SVALID       /* Make it valid */
 712         mtspr   MI_TWC, r8
 713         mtspr   MD_TWC, r8
 714         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 715         mtspr   MI_RPN, r8              /* Store TLB entry */
 716         mtspr   MD_RPN, r8
 717         lis     r8, MI_Kp@h             /* Set the protection mode */
 718         mtspr   MI_AP, r8
 719         mtspr   MD_AP, r8
 720
 721         /* Map another 8 MByte at the IMMR to get the processor
 722          * internal registers (among other things).
 723          */
 724 #ifdef CONFIG_PIN_TLB
 725         addi    r10, r10, 0x0100
 726         mtspr   MD_CTR, r10
 727 #endif
 728         mfspr   r9, 638                 /* Get current IMMR */
 729         andis.  r9, r9, 0xff80          /* Get 8Mbyte boundary */
 730
 731         mr      r8, r9                  /* Create vaddr for TLB */
 732         ori     r8, r8, MD_EVALID       /* Mark it valid */
 733         mtspr   MD_EPN, r8
 734         li      r8, MD_PS8MEG           /* Set 8M byte page */
 735         ori     r8, r8, MD_SVALID       /* Make it valid */
 736         mtspr   MD_TWC, r8
 737         mr      r8, r9                  /* Create paddr for TLB */
 738         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 739         mtspr   MD_RPN, r8
 740
 741 #ifdef CONFIG_PIN_TLB
 742         /* Map two more 8M kernel data pages.
 743         */
 744         addi    r10, r10, 0x0100
 745         mtspr   MD_CTR, r10
 746
 747         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 748         addis   r8, r8, 0x0080          /* Add 8M */
 749         ori     r8, r8, MI_EVALID       /* Mark it valid */
 750         mtspr   MD_EPN, r8
 751         li      r9, MI_PS8MEG           /* Set 8M byte page */
 752         ori     r9, r9, MI_SVALID       /* Make it valid */
 753         mtspr   MD_TWC, r9
 754         li      r11, MI_BOOTINIT        /* Create RPN for address 0 */
 755         addis   r11, r11, 0x0080        /* Add 8M */
 756         mtspr   MD_RPN, r8
 757
 758         addis   r8, r8, 0x0080          /* Add 8M */
 759         mtspr   MD_EPN, r8
 760         mtspr   MD_TWC, r9
 761         addis   r11, r11, 0x0080        /* Add 8M */
 762         mtspr   MD_RPN, r8
 763 #endif
 764
 765         /* Since the cache is enabled according to the information we
 766          * just loaded into the TLB, invalidate and enable the caches here.
 767          * We should probably check/set other modes....later.
 768          */
 769         lis     r8, IDC_INVALL@h
 770         mtspr   IC_CST, r8
 771         mtspr   DC_CST, r8
 772         lis     r8, IDC_ENABLE@h
 773         mtspr   IC_CST, r8
 774 #ifdef CONFIG_8xx_COPYBACK
 775         mtspr   DC_CST, r8
 776 #else
 777         /* For a debug option, I left this here to easily enable
 778          * the write through cache mode
 779          */
 780         lis     r8, DC_SFWT@h
 781         mtspr   DC_CST, r8
 782         lis     r8, IDC_ENABLE@h
 783         mtspr   DC_CST, r8
 784 #endif
 785         blr
 786
 787
 788 /*
 789  * Set up to use a given MMU context.
 790  * r3 is context number, r4 is PGD pointer.
 791  *
 792  * We place the physical address of the new task page directory loaded
 793  * into the MMU base register, and set the ASID compare register with
 794  * the new "context."
 795  */
 796 _GLOBAL(set_context)
 797
 798 #ifdef CONFIG_BDI_SWITCH
 799         /* Context switch the PTE pointer for the Abatron BDI2000.
 800          * The PGDIR is passed as second argument.
 801          */
 802         lis     r5, KERNELBASE@h
 803         lwz     r5, 0xf0(r5)
 804         stw     r4, 0x4(r5)
 805 #endif
 806
 807 #ifdef CONFIG_8xx_CPU6
 808         lis     r6, cpu6_errata_word@h
 809         ori     r6, r6, cpu6_errata_word@l
 810         tophys  (r4, r4)
 811         li      r7, 0x3980
 812         stw     r7, 12(r6)
 813         lwz     r7, 12(r6)
 814         mtspr   M_TWB, r4               /* Update MMU base address */
 815         li      r7, 0x3380
 816         stw     r7, 12(r6)
 817         lwz     r7, 12(r6)
 818         mtspr   M_CASID, r3             /* Update context */
 819 #else
 820         mtspr   M_CASID,r3              /* Update context */
 821         tophys  (r4, r4)
 822         mtspr   M_TWB, r4               /* and pgd */
 823 #endif
 824         SYNC
 825         blr
 826
 827 #ifdef CONFIG_8xx_CPU6
 828 /* It's here because it is unique to the 8xx.
 829  * It is important we get called with interrupts disabled.  I used to
 830  * do that, but it appears that all code that calls this already had
 831  * interrupt disabled.
 832  */
 833         .globl  set_dec_cpu6
 834 set_dec_cpu6:
 835         lis     r7, cpu6_errata_word@h
 836         ori     r7, r7, cpu6_errata_word@l
 837         li      r4, 0x2c00
 838         stw     r4, 8(r7)
 839         lwz     r4, 8(r7)
 840         mtspr   22, r3          /* Update Decrementer */
 841         SYNC
 842         blr
 843 #endif
 844
 845 /*
 846  * We put a few things here that have to be page-aligned.
 847  * This stuff goes at the beginning of the data segment,
 848  * which is page-aligned.
 849  */
 850         .data
 851         .globl  sdata
 852 sdata:
 853         .globl  empty_zero_page
 854 empty_zero_page:
 855         .space  4096
 856
 857         .globl  swapper_pg_dir
 858 swapper_pg_dir:
 859         .space  4096
 860
 861 /*
 862  * This space gets a copy of optional info passed to us by the bootstrap
 863  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
 864  */
 865         .globl  cmd_line
 866 cmd_line:
 867         .space  512
 868
 869 /* Room for two PTE table poiners, usually the kernel and current user
 870  * pointer to their respective root page table (pgdir).
 871  */
 872 abatron_pteptrs:
 873         .space  8
 874
 875 #ifdef CONFIG_8xx_CPU6
 876         .globl  cpu6_errata_word
 877 cpu6_errata_word:
 878         .space  16
 879 #endif
 880