drivers/net/arm/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_SA1100_GRAPHICSCLIENT) || \
  43         defined(CONFIG_SA1100_PFS168) || \
  44         defined(CONFIG_SA1100_FLEXANET) || \
  45         defined(CONFIG_SA1100_GRAPHICSMASTER) || \
  46         defined(CONFIG_ARCH_LUBBOCK)
  47
  48 /* We can only do 16-bit reads and writes in the static memory space. */
  49 #define SMC_CAN_USE_8BIT        0
  50 #define SMC_CAN_USE_16BIT       1
  51 #define SMC_CAN_USE_32BIT       0
  52 #define SMC_NOWAIT              1
  53
  54 /* The first two address lines aren't connected... */
  55 #define SMC_IO_SHIFT            2
  56
  57 #define SMC_inw(a, r)           readw((a) + (r))
  58 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  59 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  60 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  61
  62 #elif defined(CONFIG_SA1100_ASSABET)
  63
  64 #include <asm/arch/neponset.h>
  65
  66 /* We can only do 8-bit reads and writes in the static memory space. */
  67 #define SMC_CAN_USE_8BIT        1
  68 #define SMC_CAN_USE_16BIT       0
  69 #define SMC_CAN_USE_32BIT       0
  70 #define SMC_NOWAIT              1
  71
  72 /* The first two address lines aren't connected... */
  73 #define SMC_IO_SHIFT            2
  74
  75 #define SMC_inb(a, r)           readb((a) + (r))
  76 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
  77 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
  78 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
  79
  80 #elif   defined(CONFIG_ARCH_INNOKOM) || \
  81         defined(CONFIG_MACH_MAINSTONE) || \
  82         defined(CONFIG_ARCH_PXA_IDP) || \
  83         defined(CONFIG_ARCH_RAMSES)
  84
  85 #define SMC_CAN_USE_8BIT        1
  86 #define SMC_CAN_USE_16BIT       1
  87 #define SMC_CAN_USE_32BIT       1
  88 #define SMC_IO_SHIFT            0
  89 #define SMC_NOWAIT              1
  90 #define SMC_USE_PXA_DMA         1
  91
  92 #define SMC_inb(a, r)           readb((a) + (r))
  93 #define SMC_inw(a, r)           readw((a) + (r))
  94 #define SMC_inl(a, r)           readl((a) + (r))
  95 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
  96 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
  97 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
  98 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
  99
 100 /* We actually can't write halfwords properly if not word aligned */
 101 static inline void
 102 SMC_outw(u16 val, unsigned long ioaddr, int reg)
 103 {
 104         if (reg & 2) {
 105                 unsigned int v = val << 16;
 106                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 107                 writel(v, ioaddr + (reg & ~2));
 108         } else {
 109                 writew(val, ioaddr + reg);
 110         }
 111 }
 112
 113 #elif   defined(CONFIG_ISA)
 114
 115 #define SMC_CAN_USE_8BIT        1
 116 #define SMC_CAN_USE_16BIT       1
 117 #define SMC_CAN_USE_32BIT       0
 118
 119 #define SMC_inb(a, r)           inb((a) + (r))
 120 #define SMC_inw(a, r)           inw((a) + (r))
 121 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 122 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 123 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 124 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 125
 126 #else
 127
 128 #define SMC_CAN_USE_8BIT        1
 129 #define SMC_CAN_USE_16BIT       1
 130 #define SMC_CAN_USE_32BIT       1
 131 #define SMC_NOWAIT              1
 132
 133 #define SMC_inb(a, r)           readb((a) + (r))
 134 #define SMC_inw(a, r)           readw((a) + (r))
 135 #define SMC_inl(a, r)           readl((a) + (r))
 136 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 137 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 138 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 139 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 140 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 141
 142 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 143 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 144
 145 #endif
 146
 147
 148 #ifdef SMC_USE_PXA_DMA
 149 /*
 150  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 151  * always happening in irq context so no need to worry about races.  TX is
 152  * different and probably not worth it for that reason, and not as critical
 153  * as RX which can overrun memory and lose packets.
 154  */
 155 #include <linux/pci.h>
 156 #include <asm/dma.h>
 157
 158 #ifdef SMC_insl
 159 #undef SMC_insl
 160 #define SMC_insl(a, r, p, l) \
 161         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 162 static inline void
 163 smc_pxa_dma_insl(u_long ioaddr, u_long physaddr, int reg, int dma,
 164                  u_char *buf, int len)
 165 {
 166         dma_addr_t dmabuf;
 167
 168         /* fallback if no DMA available */
 169         if (dma == (unsigned char)-1) {
 170                 readsl(ioaddr + reg, buf, len);
 171                 return;
 172         }
 173
 174         /* 64 bit alignment is required for memory to memory DMA */
 175         if ((long)buf & 4) {
 176                 *((u32 *)buf)++ = SMC_inl(ioaddr, reg);
 177                 len--;
 178         }
 179
 180         len *= 4;
 181         dmabuf = dma_map_single(NULL, buf, len, PCI_DMA_FROMDEVICE);
 182         DCSR(dma) = DCSR_NODESC;
 183         DTADR(dma) = dmabuf;
 184         DSADR(dma) = physaddr + reg;
 185         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 186                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 187         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 188         while (!(DCSR(dma) & DCSR_STOPSTATE));
 189         DCSR(dma) = 0;
 190         dma_unmap_single(NULL, dmabuf, len, PCI_DMA_FROMDEVICE);
 191 }
 192 #endif
 193
 194 #ifdef SMC_insw
 195 #undef SMC_insw
 196 #define SMC_insw(a, r, p, l) \
 197         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 198 static inline void
 199 smc_pxa_dma_insw(u_long ioaddr, u_long physaddr, int reg, int dma,
 200                  u_char *buf, int len)
 201 {
 202         dma_addr_t dmabuf;
 203
 204         /* fallback if no DMA available */
 205         if (dma == (unsigned char)-1) {
 206                 readsw(ioaddr + reg, buf, len);
 207                 return;
 208         }
 209
 210         /* 64 bit alignment is required for memory to memory DMA */
 211         while ((long)buf & 6) {
 212                 *((u16 *)buf)++ = SMC_inw(ioaddr, reg);
 213                 len--;
 214         }
 215
 216         len *= 2;
 217         dmabuf = dma_map_single(NULL, buf, len, PCI_DMA_FROMDEVICE);
 218         DCSR(dma) = DCSR_NODESC;
 219         DTADR(dma) = dmabuf;
 220         DSADR(dma) = physaddr + reg;
 221         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 222                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 223         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 224         while (!(DCSR(dma) & DCSR_STOPSTATE));
 225         DCSR(dma) = 0;
 226         dma_unmap_single(NULL, dmabuf, len, PCI_DMA_FROMDEVICE);
 227 }
 228 #endif
 229
 230 static void
 231 smc_pxa_dma_irq(int dma, void *dummy, struct pt_regs *regs)
 232 {
 233         DCSR(dma) = 0;
 234 }
 235 #endif  /* SMC_USE_PXA_DMA */
 236
 237
 238 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 239 #ifndef SMC_IO_SHIFT
 240 #define SMC_IO_SHIFT    0
 241 #endif
 242 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 243
 244
 245 /*
 246  . Bank Select Register:
 247  .
 248  .              yyyy yyyy 0000 00xx
 249  .              xx              = bank number
 250  .              yyyy yyyy       = 0x33, for identification purposes.
 251 */
 252 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 253
 254
 255 // Transmit Control Register
 256 /* BANK 0  */
 257 #define TCR_REG         SMC_REG(0x0000, 0)
 258 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 259 #define TCR_LOOP        0x0002  // Controls output pin LBK
 260 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 261 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 262 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 263 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 264 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 265 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 266 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 267 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 268
 269 #define TCR_CLEAR       0       /* do NOTHING */
 270 /* the default settings for the TCR register : */
 271 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 272
 273
 274 // EPH Status Register
 275 /* BANK 0  */
 276 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 277 #define ES_TX_SUC       0x0001  // Last TX was successful
 278 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 279 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 280 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 281 #define ES_16COL        0x0010  // 16 Collisions Reached
 282 #define ES_SQET         0x0020  // Signal Quality Error Test
 283 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 284 #define ES_TXDEFR       0x0080  // Transmit Deferred
 285 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 286 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 287 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 288 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 289 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 290 #define ES_TXUNRN       0x8000  // Tx Underrun
 291
 292
 293 // Receive Control Register
 294 /* BANK 0  */
 295 #define RCR_REG         SMC_REG(0x0004, 0)
 296 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 297 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 298 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 299 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 300 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 301 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 302 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 303 #define RCR_SOFTRST     0x8000  // resets the chip
 304
 305 /* the normal settings for the RCR register : */
 306 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 307 #define RCR_CLEAR       0x0     // set it to a base state
 308
 309
 310 // Counter Register
 311 /* BANK 0  */
 312 #define COUNTER_REG     SMC_REG(0x0006, 0)
 313
 314
 315 // Memory Information Register
 316 /* BANK 0  */
 317 #define MIR_REG         SMC_REG(0x0008, 0)
 318
 319
 320 // Receive/Phy Control Register
 321 /* BANK 0  */
 322 #define RPC_REG         SMC_REG(0x000A, 0)
 323 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 324 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 325 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 326 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 327 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 328 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 329 #define RPC_LED_RES     (0x01)  // LED = Reserved
 330 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 331 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 332 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 333 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 334 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 335 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 336
 337 #ifndef RPC_LSA_DEFAULT
 338 #define RPC_LSA_DEFAULT RPC_LED_100
 339 #endif
 340 #ifndef RPC_LSB_DEFAULT
 341 #define RPC_LSB_DEFAULT RPC_LED_FD
 342 #endif
 343
 344 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 345
 346
 347 /* Bank 0 0x0C is reserved */
 348
 349 // Bank Select Register
 350 /* All Banks */
 351 #define BSR_REG         0x000E
 352
 353
 354 // Configuration Reg
 355 /* BANK 1 */
 356 #define CONFIG_REG      SMC_REG(0x0000, 1)
 357 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 358 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 359 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 360 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 361
 362 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 363 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 364
 365
 366 // Base Address Register
 367 /* BANK 1 */
 368 #define BASE_REG        SMC_REG(0x0002, 1)
 369
 370
 371 // Individual Address Registers
 372 /* BANK 1 */
 373 #define ADDR0_REG       SMC_REG(0x0004, 1)
 374 #define ADDR1_REG       SMC_REG(0x0006, 1)
 375 #define ADDR2_REG       SMC_REG(0x0008, 1)
 376
 377
 378 // General Purpose Register
 379 /* BANK 1 */
 380 #define GP_REG          SMC_REG(0x000A, 1)
 381
 382
 383 // Control Register
 384 /* BANK 1 */
 385 #define CTL_REG         SMC_REG(0x000C, 1)
 386 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 387 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 388 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 389 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 390 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 391 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 392 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 393 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 394
 395
 396 // MMU Command Register
 397 /* BANK 2 */
 398 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 399 #define MC_BUSY         1       // When 1 the last release has not completed
 400 #define MC_NOP          (0<<5)  // No Op
 401 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 402 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 403 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 404 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 405 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 406 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 407 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 408
 409
 410 // Packet Number Register
 411 /* BANK 2 */
 412 #define PN_REG          SMC_REG(0x0002, 2)
 413
 414
 415 // Allocation Result Register
 416 /* BANK 2 */
 417 #define AR_REG          SMC_REG(0x0003, 2)
 418 #define AR_FAILED       0x80    // Alocation Failed
 419
 420
 421 // TX FIFO Ports Register
 422 /* BANK 2 */
 423 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 424 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 425
 426 // RX FIFO Ports Register
 427 /* BANK 2 */
 428 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 429 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 430
 431 #define FIFO_REG        SMC_REG(0x0004, 2)
 432
 433 // Pointer Register
 434 /* BANK 2 */
 435 #define PTR_REG         SMC_REG(0x0006, 2)
 436 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 437 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 438 #define PTR_READ        0x2000 // When 1 the operation is a read
 439
 440
 441 // Data Register
 442 /* BANK 2 */
 443 #define DATA_REG        SMC_REG(0x0008, 2)
 444
 445
 446 // Interrupt Status/Acknowledge Register
 447 /* BANK 2 */
 448 #define INT_REG         SMC_REG(0x000C, 2)
 449
 450
 451 // Interrupt Mask Register
 452 /* BANK 2 */
 453 #define IM_REG          SMC_REG(0x000D, 2)
 454 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 455 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 456 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 457 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 458 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 459 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 460 #define IM_TX_INT       0x02 // Transmit Interrupt
 461 #define IM_RCV_INT      0x01 // Receive Interrupt
 462
 463
 464 // Multicast Table Registers
 465 /* BANK 3 */
 466 #define MCAST_REG1      SMC_REG(0x0000, 3)
 467 #define MCAST_REG2      SMC_REG(0x0002, 3)
 468 #define MCAST_REG3      SMC_REG(0x0004, 3)
 469 #define MCAST_REG4      SMC_REG(0x0006, 3)
 470
 471
 472 // Management Interface Register (MII)
 473 /* BANK 3 */
 474 #define MII_REG         SMC_REG(0x0008, 3)
 475 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 476 #define MII_MDOE        0x0008 // MII Output Enable
 477 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 478 #define MII_MDI         0x0002 // MII Input, pin MDI
 479 #define MII_MDO         0x0001 // MII Output, pin MDO
 480
 481
 482 // Revision Register
 483 /* BANK 3 */
 484 /* ( hi: chip id   low: rev # ) */
 485 #define REV_REG         SMC_REG(0x000A, 3)
 486
 487
 488 // Early RCV Register
 489 /* BANK 3 */
 490 /* this is NOT on SMC9192 */
 491 #define ERCV_REG        SMC_REG(0x000C, 3)
 492 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 493 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 494
 495
 496 // External Register
 497 /* BANK 7 */
 498 #define EXT_REG         SMC_REG(0x0000, 7)
 499
 500
 501 #define CHIP_9192       3
 502 #define CHIP_9194       4
 503 #define CHIP_9195       5
 504 #define CHIP_9196       6
 505 #define CHIP_91100      7
 506 #define CHIP_91100FD    8
 507 #define CHIP_91111FD    9
 508
 509 static const char * chip_ids[ 16 ] =  {
 510         NULL, NULL, NULL,
 511         /* 3 */ "SMC91C90/91C92",
 512         /* 4 */ "SMC91C94",
 513         /* 5 */ "SMC91C95",
 514         /* 6 */ "SMC91C96",
 515         /* 7 */ "SMC91C100",
 516         /* 8 */ "SMC91C100FD",
 517         /* 9 */ "SMC91C11xFD",
 518         NULL, NULL, NULL,
 519         NULL, NULL, NULL};
 520
 521
 522 /*
 523  . Transmit status bits
 524 */
 525 #define TS_SUCCESS 0x0001
 526 #define TS_LOSTCAR 0x0400
 527 #define TS_LATCOL  0x0200
 528 #define TS_16COL   0x0010
 529
 530 /*
 531  . Receive status bits
 532 */
 533 #define RS_ALGNERR      0x8000
 534 #define RS_BRODCAST     0x4000
 535 #define RS_BADCRC       0x2000
 536 #define RS_ODDFRAME     0x1000
 537 #define RS_TOOLONG      0x0800
 538 #define RS_TOOSHORT     0x0400
 539 #define RS_MULTICAST    0x0001
 540 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 541
 542
 543 /*
 544  * PHY IDs
 545  *  LAN83C183 == LAN91C111 Internal PHY
 546  */
 547 #define PHY_LAN83C183   0x0016f840
 548 #define PHY_LAN83C180   0x02821c50
 549
 550 /*
 551  * PHY Register Addresses (LAN91C111 Internal PHY)
 552  *
 553  * Generic PHY registers can be found in <linux/mii.h>
 554  *
 555  * These phy registers are specific to our on-board phy.
 556  */
 557
 558 // PHY Configuration Register 1
 559 #define PHY_CFG1_REG            0x10
 560 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 561 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 562 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 563 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 564 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 565 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 566 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 567 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 568 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 569 #define PHY_CFG1_TLVL_MASK      0x003C
 570 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 571
 572
 573 // PHY Configuration Register 2
 574 #define PHY_CFG2_REG            0x11
 575 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 576 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 577 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 578 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 579
 580 // PHY Status Output (and Interrupt status) Register
 581 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 582 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 583 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 584 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 585 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 586 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 587 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 588 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 589 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 590 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 591 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 592
 593 // PHY Interrupt/Status Mask Register
 594 #define PHY_MASK_REG            0x13    // Interrupt Mask
 595 // Uses the same bit definitions as PHY_INT_REG
 596
 597
 598 /*
 599  * SMC91C96 ethernet config and status registers.
 600  * These are in the "attribute" space.
 601  */
 602 #define ECOR                    0x8000
 603 #define ECOR_RESET              0x80
 604 #define ECOR_LEVEL_IRQ          0x40
 605 #define ECOR_WR_ATTRIB          0x04
 606 #define ECOR_ENABLE             0x01
 607
 608 #define ECSR                    0x8002
 609 #define ECSR_IOIS8              0x20
 610 #define ECSR_PWRDWN             0x04
 611 #define ECSR_INT                0x02
 612
 613 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 614
 615
 616 /*
 617  * Macros to abstract register access according to the data bus
 618  * capabilities.  Please use those and not the in/out primitives.
 619  * Note: the following macros do *not* select the bank -- this must
 620  * be done separately as needed in the main code.  The SMC_REG() macro
 621  * only uses the bank argument for debugging purposes (when enabled).
 622  */
 623
 624 #if SMC_DEBUG > 0
 625 #define SMC_REG(reg, bank)                                              \
 626         ({                                                              \
 627                 int __b = SMC_CURRENT_BANK();                           \
 628                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 629                         printk( "%s: bank reg screwed (0x%04x)\n",      \
 630                                 CARDNAME, __b );                        \
 631                         BUG();                                          \
 632                 }                                                       \
 633                 reg<<SMC_IO_SHIFT;                                      \
 634         })
 635 #else
 636 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
 637 #endif
 638
 639 #if SMC_CAN_USE_8BIT
 640 #define SMC_GET_PN()            SMC_inb( ioaddr, PN_REG )
 641 #define SMC_SET_PN(x)           SMC_outb( x, ioaddr, PN_REG )
 642 #define SMC_GET_AR()            SMC_inb( ioaddr, AR_REG )
 643 #define SMC_GET_TXFIFO()        SMC_inb( ioaddr, TXFIFO_REG )
 644 #define SMC_GET_RXFIFO()        SMC_inb( ioaddr, RXFIFO_REG )
 645 #define SMC_GET_INT()           SMC_inb( ioaddr, INT_REG )
 646 #define SMC_ACK_INT(x)          SMC_outb( x, ioaddr, INT_REG )
 647 #define SMC_GET_INT_MASK()      SMC_inb( ioaddr, IM_REG )
 648 #define SMC_SET_INT_MASK(x)     SMC_outb( x, ioaddr, IM_REG )
 649 #else
 650 #define SMC_GET_PN()            (SMC_inw( ioaddr, PN_REG ) & 0xFF)
 651 #define SMC_SET_PN(x)           SMC_outw( x, ioaddr, PN_REG )
 652 #define SMC_GET_AR()            (SMC_inw( ioaddr, PN_REG ) >> 8)
 653 #define SMC_GET_TXFIFO()        (SMC_inw( ioaddr, TXFIFO_REG ) & 0xFF)
 654 #define SMC_GET_RXFIFO()        (SMC_inw( ioaddr, TXFIFO_REG ) >> 8)
 655 #define SMC_GET_INT()           (SMC_inw( ioaddr, INT_REG ) & 0xFF)
 656 #define SMC_ACK_INT(x)                                                  \
 657         do {                                                            \
 658                 unsigned long __flags;                                  \
 659                 int __mask;                                             \
 660                 local_irq_save(__flags);                                \
 661                 __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;            \
 662                 SMC_outw( __mask | (x), ioaddr, INT_REG );              \
 663                 local_irq_restore(__flags);                             \
 664         } while (0)
 665 #define SMC_GET_INT_MASK()      (SMC_inw( ioaddr, INT_REG ) >> 8)
 666 #define SMC_SET_INT_MASK(x)     SMC_outw( (x) << 8, ioaddr, INT_REG )
 667 #endif
 668
 669 #define SMC_CURRENT_BANK()      SMC_inw( ioaddr, BANK_SELECT )
 670 #define SMC_SELECT_BANK(x)      SMC_outw( x, ioaddr, BANK_SELECT )
 671 #define SMC_GET_BASE()          SMC_inw( ioaddr, BASE_REG )
 672 #define SMC_SET_BASE(x)         SMC_outw( x, ioaddr, BASE_REG )
 673 #define SMC_GET_CONFIG()        SMC_inw( ioaddr, CONFIG_REG )
 674 #define SMC_SET_CONFIG(x)       SMC_outw( x, ioaddr, CONFIG_REG )
 675 #define SMC_GET_COUNTER()       SMC_inw( ioaddr, COUNTER_REG )
 676 #define SMC_GET_CTL()           SMC_inw( ioaddr, CTL_REG )
 677 #define SMC_SET_CTL(x)          SMC_outw( x, ioaddr, CTL_REG )
 678 #define SMC_GET_MII()           SMC_inw( ioaddr, MII_REG )
 679 #define SMC_SET_MII(x)          SMC_outw( x, ioaddr, MII_REG )
 680 #define SMC_GET_MIR()           SMC_inw( ioaddr, MIR_REG )
 681 #define SMC_SET_MIR(x)          SMC_outw( x, ioaddr, MIR_REG )
 682 #define SMC_GET_MMU_CMD()       SMC_inw( ioaddr, MMU_CMD_REG )
 683 #define SMC_SET_MMU_CMD(x)      SMC_outw( x, ioaddr, MMU_CMD_REG )
 684 #define SMC_GET_FIFO()          SMC_inw( ioaddr, FIFO_REG )
 685 #define SMC_GET_PTR()           SMC_inw( ioaddr, PTR_REG )
 686 #define SMC_SET_PTR(x)          SMC_outw( x, ioaddr, PTR_REG )
 687 #define SMC_GET_RCR()           SMC_inw( ioaddr, RCR_REG )
 688 #define SMC_SET_RCR(x)          SMC_outw( x, ioaddr, RCR_REG )
 689 #define SMC_GET_REV()           SMC_inw( ioaddr, REV_REG )
 690 #define SMC_GET_RPC()           SMC_inw( ioaddr, RPC_REG )
 691 #define SMC_SET_RPC(x)          SMC_outw( x, ioaddr, RPC_REG )
 692 #define SMC_GET_TCR()           SMC_inw( ioaddr, TCR_REG )
 693 #define SMC_SET_TCR(x)          SMC_outw( x, ioaddr, TCR_REG )
 694
 695 #ifndef SMC_GET_MAC_ADDR
 696 #define SMC_GET_MAC_ADDR(addr)                                          \
 697         do {                                                            \
 698                 unsigned int __v;                                       \
 699                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
 700                 addr[0] = __v; addr[1] = __v >> 8;                      \
 701                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
 702                 addr[2] = __v; addr[3] = __v >> 8;                      \
 703                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
 704                 addr[4] = __v; addr[5] = __v >> 8;                      \
 705         } while (0)
 706 #endif
 707
 708 #define SMC_SET_MAC_ADDR(addr)                                          \
 709         do {                                                            \
 710                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
 711                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
 712                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
 713         } while (0)
 714
 715 #define SMC_CLEAR_MCAST()                                               \
 716         do {                                                            \
 717                 SMC_outw( 0, ioaddr, MCAST_REG1 );                      \
 718                 SMC_outw( 0, ioaddr, MCAST_REG2 );                      \
 719                 SMC_outw( 0, ioaddr, MCAST_REG3 );                      \
 720                 SMC_outw( 0, ioaddr, MCAST_REG4 );                      \
 721         } while (0)
 722 #define SMC_SET_MCAST(x)                                                \
 723         do {                                                            \
 724                 unsigned char *mt = (x);                                \
 725                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
 726                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
 727                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
 728                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
 729         } while (0)
 730
 731 #if SMC_CAN_USE_32BIT
 732 /*
 733  * Some setups just can't write 8 or 16 bits reliably when not aligned
 734  * to a 32 bit boundary.  I tell you that exists!
 735  * We re-do the ones here that can be easily worked around if they can have
 736  * their low parts written to 0 without adverse effects.
 737  */
 738 #undef SMC_SELECT_BANK
 739 #define SMC_SELECT_BANK(x)      SMC_outl( (x)<<16, ioaddr, 12<<SMC_IO_SHIFT )
 740 #undef SMC_SET_RPC
 741 #define SMC_SET_RPC(x)          SMC_outl( (x)<<16, ioaddr, SMC_REG(8, 0) )
 742 #undef SMC_SET_PN
 743 #define SMC_SET_PN(x)           SMC_outl( (x)<<16, ioaddr, SMC_REG(0, 2) )
 744 #undef SMC_SET_PTR
 745 #define SMC_SET_PTR(x)          SMC_outl( (x)<<16, ioaddr, SMC_REG(4, 2) )
 746 #endif
 747
 748 #if SMC_CAN_USE_32BIT
 749 #define SMC_PUT_PKT_HDR(status, length)                                 \
 750         SMC_outl( (status) | (length) << 16, ioaddr, DATA_REG )
 751 #define SMC_GET_PKT_HDR(status, length)                                 \
 752         do {                                                            \
 753                 unsigned int __val = SMC_inl( ioaddr, DATA_REG );       \
 754                 (status) = __val & 0xffff;                              \
 755                 (length) = __val >> 16;                                 \
 756         } while (0)
 757 #else
 758 #define SMC_PUT_PKT_HDR(status, length)                                 \
 759         do {                                                            \
 760                 SMC_outw( status, ioaddr, DATA_REG );                   \
 761                 SMC_outw( length, ioaddr, DATA_REG );                   \
 762         } while (0)
 763 #define SMC_GET_PKT_HDR(status, length)                                 \
 764         do {                                                            \
 765                 (status) = SMC_inw( ioaddr, DATA_REG );                 \
 766                 (length) = SMC_inw( ioaddr, DATA_REG );                 \
 767         } while (0)
 768 #endif
 769
 770 #if SMC_CAN_USE_32BIT
 771 #define SMC_PUSH_DATA(p, l)                                             \
 772         do {                                                            \
 773                 char *__ptr = (p);                                      \
 774                 int __len = (l);                                        \
 775                 if (__len >= 2 && (long)__ptr & 2) {                    \
 776                         __len -= 2;                                     \
 777                         SMC_outw( *((u16 *)__ptr)++, ioaddr, DATA_REG );\
 778                 }                                                       \
 779                 SMC_outsl( ioaddr, DATA_REG, __ptr, __len >> 2);        \
 780                 if (__len & 2) {                                        \
 781                         __ptr += (__len & ~3);                          \
 782                         SMC_outw( *((u16 *)__ptr), ioaddr, DATA_REG );  \
 783                 }                                                       \
 784         } while (0)
 785 #define SMC_PULL_DATA(p, l)                                             \
 786         do {                                                            \
 787                 char *__ptr = (p);                                      \
 788                 int __len = (l);                                        \
 789                 if ((long)__ptr & 2) {                                  \
 790                         /*                                              \
 791                          * We want 32bit alignment here.                \
 792                          * Since some buses perform a full 32bit        \
 793                          * fetch even for 16bit data we can't use       \
 794                          * SMC_inw() here.  Back both source (on chip   \
 795                          * and destination) pointers of 2 bytes.        \
 796                          */                                             \
 797                         (long)__ptr &= ~2;                              \
 798                         __len += 2;                                     \
 799                         SMC_SET_PTR( 2|PTR_READ|PTR_RCV|PTR_AUTOINC );  \
 800                 }                                                       \
 801                 __len += 2;                                             \
 802                 SMC_insl( ioaddr, DATA_REG, __ptr, __len >> 2);         \
 803         } while (0)
 804 #elif SMC_CAN_USE_16BIT
 805 #define SMC_PUSH_DATA(p, l)     SMC_outsw( ioaddr, DATA_REG, p, (l) >> 1 )
 806 #define SMC_PULL_DATA(p, l)     SMC_insw ( ioaddr, DATA_REG, p, (l) >> 1 )
 807 #elif SMC_CAN_USE_8BIT
 808 #define SMC_PUSH_DATA(p, l)     SMC_outsb( ioaddr, DATA_REG, p, l )
 809 #define SMC_PULL_DATA(p, l)     SMC_insb ( ioaddr, DATA_REG, p, l )
 810 #endif
 811
 812 #if ! SMC_CAN_USE_16BIT
 813 #define SMC_outw(x, ioaddr, reg)                                        \
 814         do {                                                            \
 815                 unsigned int __val16 = (x);                             \
 816                 SMC_outb( __val16, ioaddr, reg );                       \
 817                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 818         } while (0)
 819 #define SMC_inw(ioaddr, reg)                                            \
 820         ({                                                              \
 821                 unsigned int __val16;                                   \
 822                 __val16 =  SMC_inb( ioaddr, reg );                      \
 823                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 824                 __val16;                                                \
 825         })
 826 #endif
 827
 828
 829 #endif  /* _SMC91X_H_ */