drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/config.h>
  19 #include <linux/types.h>
  20 #include <linux/kernel.h>
  21 #include <linux/pci.h>
  22 #include <linux/init.h>
  23 #include <linux/delay.h>
  24 #include <linux/acpi.h>
  25 #include "pci.h"
  26
  27 /* Deal with broken BIOS'es that neglect to enable passive release,
  28    which can cause problems in combination with the 82441FX/PPro MTRRs */
  29 static void __devinit quirk_passive_release(struct pci_dev *dev)
  30 {
  31         struct pci_dev *d = NULL;
  32         unsigned char dlc;
  33
  34         /* We have to make sure a particular bit is set in the PIIX3
  35            ISA bridge, so we have to go out and find it. */
  36         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  37                 pci_read_config_byte(d, 0x82, &dlc);
  38                 if (!(dlc & 1<<1)) {
  39                         printk(KERN_ERR "PCI: PIIX3: Enabling Passive Release on %s\n", pci_name(d));
  40                         dlc |= 1<<1;
  41                         pci_write_config_byte(d, 0x82, dlc);
  42                 }
  43         }
  44 }
  45 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release );
  46
  47 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  48     but VIA don't answer queries. If you happen to have good contacts at VIA
  49     ask them for me please -- Alan
  50
  51     This appears to be BIOS not version dependent. So presumably there is a
  52     chipset level fix */
  53 int isa_dma_bridge_buggy;               /* Exported */
  54
  55 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
  56 {
  57         if (!isa_dma_bridge_buggy) {
  58                 isa_dma_bridge_buggy=1;
  59                 printk(KERN_INFO "Activating ISA DMA hang workarounds.\n");
  60         }
  61 }
  62         /*
  63          * Its not totally clear which chipsets are the problematic ones
  64          * We know 82C586 and 82C596 variants are affected.
  65          */
  66 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs );
  67 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs );
  68 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs );
  69 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs );
  70 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs );
  71 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs );
  72 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs );
  73
  74 int pci_pci_problems;
  75
  76 /*
  77  *      Chipsets where PCI->PCI transfers vanish or hang
  78  */
  79 static void __devinit quirk_nopcipci(struct pci_dev *dev)
  80 {
  81         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
  82                 printk(KERN_INFO "Disabling direct PCI/PCI transfers.\n");
  83                 pci_pci_problems |= PCIPCI_FAIL;
  84         }
  85 }
  86 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci );
  87 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci );
  88
  89 /*
  90  *      Triton requires workarounds to be used by the drivers
  91  */
  92 static void __devinit quirk_triton(struct pci_dev *dev)
  93 {
  94         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
  95                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
  96                 pci_pci_problems |= PCIPCI_TRITON;
  97         }
  98 }
  99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton );
 100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton );
 101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton );
 102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton );
 103
 104 /*
 105  *      VIA Apollo KT133 needs PCI latency patch
 106  *      Made according to a windows driver based patch by George E. Breese
 107  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 108  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 109  *      the info on which Mr Breese based his work.
 110  *
 111  *      Updated based on further information from the site and also on
 112  *      information provided by VIA
 113  */
 114 static void __devinit quirk_vialatency(struct pci_dev *dev)
 115 {
 116         struct pci_dev *p;
 117         u8 rev;
 118         u8 busarb;
 119         /* Ok we have a potential problem chipset here. Now see if we have
 120            a buggy southbridge */
 121
 122         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 123         if (p!=NULL) {
 124                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 125                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 126                 /* Check for buggy part revisions */
 127                 if (rev < 0x40 || rev > 0x42)
 128                         goto exit;
 129         } else {
 130                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 131                 if (p==NULL)    /* No problem parts */
 132                         goto exit;
 133                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 134                 /* Check for buggy part revisions */
 135                 if (rev < 0x10 || rev > 0x12)
 136                         goto exit;
 137         }
 138
 139         /*
 140          *      Ok we have the problem. Now set the PCI master grant to
 141          *      occur every master grant. The apparent bug is that under high
 142          *      PCI load (quite common in Linux of course) you can get data
 143          *      loss when the CPU is held off the bus for 3 bus master requests
 144          *      This happens to include the IDE controllers....
 145          *
 146          *      VIA only apply this fix when an SB Live! is present but under
 147          *      both Linux and Windows this isnt enough, and we have seen
 148          *      corruption without SB Live! but with things like 3 UDMA IDE
 149          *      controllers. So we ignore that bit of the VIA recommendation..
 150          */
 151
 152         pci_read_config_byte(dev, 0x76, &busarb);
 153         /* Set bit 4 and bi 5 of byte 76 to 0x01
 154            "Master priority rotation on every PCI master grant */
 155         busarb &= ~(1<<5);
 156         busarb |= (1<<4);
 157         pci_write_config_byte(dev, 0x76, busarb);
 158         printk(KERN_INFO "Applying VIA southbridge workaround.\n");
 159 exit:
 160         pci_dev_put(p);
 161 }
 162 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency );
 163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency );
 164 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency );
 165
 166 /*
 167  *      VIA Apollo VP3 needs ETBF on BT848/878
 168  */
 169 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 170 {
 171         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 172                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 173                 pci_pci_problems |= PCIPCI_VIAETBF;
 174         }
 175 }
 176 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf );
 177
 178 static void __devinit quirk_vsfx(struct pci_dev *dev)
 179 {
 180         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 181                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 182                 pci_pci_problems |= PCIPCI_VSFX;
 183         }
 184 }
 185 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx );
 186
 187 /*
 188  *      Ali Magik requires workarounds to be used by the drivers
 189  *      that DMA to AGP space. Latency must be set to 0xA and triton
 190  *      workaround applied too
 191  *      [Info kindly provided by ALi]
 192  */
 193 static void __init quirk_alimagik(struct pci_dev *dev)
 194 {
 195         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 196                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 197                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 198         }
 199 }
 200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik );
 201 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik );
 202
 203 /*
 204  *      Natoma has some interesting boundary conditions with Zoran stuff
 205  *      at least
 206  */
 207 static void __devinit quirk_natoma(struct pci_dev *dev)
 208 {
 209         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 210                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 211                 pci_pci_problems |= PCIPCI_NATOMA;
 212         }
 213 }
 214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma );
 215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma );
 216 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma );
 217 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma );
 218 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma );
 219 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma );
 220
 221 /*
 222  *  This chip can cause PCI parity errors if config register 0xA0 is read
 223  *  while DMAs are occurring.
 224  */
 225 static void __devinit quirk_citrine(struct pci_dev *dev)
 226 {
 227         dev->cfg_size = 0xA0;
 228 }
 229 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine );
 230
 231 /*
 232  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 233  *  If it's needed, re-allocate the region.
 234  */
 235 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 236 {
 237         struct resource *r = &dev->resource[0];
 238
 239         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 240                 r->start = 0;
 241                 r->end = 0x3ffffff;
 242         }
 243 }
 244 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M );
 245 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M );
 246
 247 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 248         unsigned size, int nr, const char *name)
 249 {
 250         region &= ~(size-1);
 251         if (region) {
 252                 struct pci_bus_region bus_region;
 253                 struct resource *res = dev->resource + nr;
 254
 255                 res->name = pci_name(dev);
 256                 res->start = region;
 257                 res->end = region + size - 1;
 258                 res->flags = IORESOURCE_IO;
 259
 260                 /* Convert from PCI bus to resource space.  */
 261                 bus_region.start = res->start;
 262                 bus_region.end = res->end;
 263                 pcibios_bus_to_resource(dev, res, &bus_region);
 264
 265                 pci_claim_resource(dev, nr);
 266                 printk("PCI quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
 267         }
 268 }
 269
 270 /*
 271  *      ATI Northbridge setups MCE the processor if you even
 272  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 273  */
 274 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 275 {
 276         printk(KERN_INFO "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb.\n");
 277         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 278         request_region(0x3b0, 0x0C, "RadeonIGP");
 279         request_region(0x3d3, 0x01, "RadeonIGP");
 280 }
 281 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce );
 282
 283 /*
 284  * Let's make the southbridge information explicit instead
 285  * of having to worry about people probing the ACPI areas,
 286  * for example.. (Yes, it happens, and if you read the wrong
 287  * ACPI register it will put the machine to sleep with no
 288  * way of waking it up again. Bummer).
 289  *
 290  * ALI M7101: Two IO regions pointed to by words at
 291  *      0xE0 (64 bytes of ACPI registers)
 292  *      0xE2 (32 bytes of SMB registers)
 293  */
 294 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 295 {
 296         u16 region;
 297
 298         pci_read_config_word(dev, 0xE0, &region);
 299         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 300         pci_read_config_word(dev, 0xE2, &region);
 301         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 302 }
 303 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi );
 304
 305 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 306 {
 307         u32 devres;
 308         u32 mask, size, base;
 309
 310         pci_read_config_dword(dev, port, &devres);
 311         if ((devres & enable) != enable)
 312                 return;
 313         mask = (devres >> 16) & 15;
 314         base = devres & 0xffff;
 315         size = 16;
 316         for (;;) {
 317                 unsigned bit = size >> 1;
 318                 if ((bit & mask) == bit)
 319                         break;
 320                 size = bit;
 321         }
 322         /*
 323          * For now we only print it out. Eventually we'll want to
 324          * reserve it (at least if it's in the 0x1000+ range), but
 325          * let's get enough confirmation reports first.
 326          */
 327         base &= -size;
 328         printk("%s PIO at %04x-%04x\n", name, base, base + size - 1);
 329 }
 330
 331 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 332 {
 333         u32 devres;
 334         u32 mask, size, base;
 335
 336         pci_read_config_dword(dev, port, &devres);
 337         if ((devres & enable) != enable)
 338                 return;
 339         base = devres & 0xffff0000;
 340         mask = (devres & 0x3f) << 16;
 341         size = 128 << 16;
 342         for (;;) {
 343                 unsigned bit = size >> 1;
 344                 if ((bit & mask) == bit)
 345                         break;
 346                 size = bit;
 347         }
 348         /*
 349          * For now we only print it out. Eventually we'll want to
 350          * reserve it, but let's get enough confirmation reports first.
 351          */
 352         base &= -size;
 353         printk("%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 354 }
 355
 356 /*
 357  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 358  *      0x40 (64 bytes of ACPI registers)
 359  *      0x90 (16 bytes of SMB registers)
 360  * and a few strange programmable PIIX4 device resources.
 361  */
 362 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 363 {
 364         u32 region, res_a;
 365
 366         pci_read_config_dword(dev, 0x40, &region);
 367         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 368         pci_read_config_dword(dev, 0x90, &region);
 369         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 370
 371         /* Device resource A has enables for some of the other ones */
 372         pci_read_config_dword(dev, 0x5c, &res_a);
 373
 374         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 375         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 376
 377         /* Device resource D is just bitfields for static resources */
 378
 379         /* Device 12 enabled? */
 380         if (res_a & (1 << 29)) {
 381                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 382                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 383         }
 384         /* Device 13 enabled? */
 385         if (res_a & (1 << 30)) {
 386                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 387                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 388         }
 389         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 390         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 391 }
 392 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi );
 393 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi );
 394
 395 /*
 396  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 397  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 398  *      0x58 (64 bytes of GPIO I/O space)
 399  */
 400 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 401 {
 402         u32 region;
 403
 404         pci_read_config_dword(dev, 0x40, &region);
 405         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH4 ACPI/GPIO/TCO");
 406
 407         pci_read_config_dword(dev, 0x58, &region);
 408         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH4 GPIO");
 409 }
 410 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi );
 411 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi );
 412 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi );
 413 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi );
 414 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi );
 415 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi );
 416 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi );
 417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi );
 418 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi );
 419 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi );
 420
 421 static void __devinit quirk_ich6_lpc_acpi(struct pci_dev *dev)
 422 {
 423         u32 region;
 424
 425         pci_read_config_dword(dev, 0x40, &region);
 426         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH6 ACPI/GPIO/TCO");
 427
 428         pci_read_config_dword(dev, 0x48, &region);
 429         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH6 GPIO");
 430 }
 431 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc_acpi );
 432 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc_acpi );
 433 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich6_lpc_acpi );
 434 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich6_lpc_acpi );
 435 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich6_lpc_acpi );
 436 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich6_lpc_acpi );
 437 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich6_lpc_acpi );
 438 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich6_lpc_acpi );
 439
 440 /*
 441  * VIA ACPI: One IO region pointed to by longword at
 442  *      0x48 or 0x20 (256 bytes of ACPI registers)
 443  */
 444 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 445 {
 446         u8 rev;
 447         u32 region;
 448
 449         pci_read_config_byte(dev, PCI_CLASS_REVISION, &rev);
 450         if (rev & 0x10) {
 451                 pci_read_config_dword(dev, 0x48, &region);
 452                 region &= PCI_BASE_ADDRESS_IO_MASK;
 453                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 454         }
 455 }
 456 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi );
 457
 458 /*
 459  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 460  *      0x48 (256 bytes of ACPI registers)
 461  *      0x70 (128 bytes of hardware monitoring register)
 462  *      0x90 (16 bytes of SMB registers)
 463  */
 464 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 465 {
 466         u16 hm;
 467         u32 smb;
 468
 469         quirk_vt82c586_acpi(dev);
 470
 471         pci_read_config_word(dev, 0x70, &hm);
 472         hm &= PCI_BASE_ADDRESS_IO_MASK;
 473         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 474
 475         pci_read_config_dword(dev, 0x90, &smb);
 476         smb &= PCI_BASE_ADDRESS_IO_MASK;
 477         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 478 }
 479 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi );
 480
 481 /*
 482  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 483  *      0x88 (128 bytes of power management registers)
 484  *      0xd0 (16 bytes of SMB registers)
 485  */
 486 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 487 {
 488         u16 pm, smb;
 489
 490         pci_read_config_word(dev, 0x88, &pm);
 491         pm &= PCI_BASE_ADDRESS_IO_MASK;
 492         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 493
 494         pci_read_config_word(dev, 0xd0, &smb);
 495         smb &= PCI_BASE_ADDRESS_IO_MASK;
 496         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 497 }
 498 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 499
 500
 501 #ifdef CONFIG_X86_IO_APIC
 502
 503 #include <asm/io_apic.h>
 504
 505 /*
 506  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 507  * devices to the external APIC.
 508  *
 509  * TODO: When we have device-specific interrupt routers,
 510  * this code will go away from quirks.
 511  */
 512 static void __devinit quirk_via_ioapic(struct pci_dev *dev)
 513 {
 514         u8 tmp;
 515
 516         if (nr_ioapics < 1)
 517                 tmp = 0;    /* nothing routed to external APIC */
 518         else
 519                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 520
 521         printk(KERN_INFO "PCI: %sbling Via external APIC routing\n",
 522                tmp == 0 ? "Disa" : "Ena");
 523
 524         /* Offset 0x58: External APIC IRQ output control */
 525         pci_write_config_byte (dev, 0x58, tmp);
 526 }
 527 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic );
 528
 529 /*
 530  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 531  * This leads to doubled level interrupt rates.
 532  * Set this bit to get rid of cycle wastage.
 533  * Otherwise uncritical.
 534  */
 535 static void __devinit quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 536 {
 537         u8 misc_control2;
 538 #define BYPASS_APIC_DEASSERT 8
 539
 540         pci_read_config_byte(dev, 0x5B, &misc_control2);
 541         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 542                 printk(KERN_INFO "PCI: Bypassing VIA 8237 APIC De-Assert Message\n");
 543                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 544         }
 545 }
 546 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 547
 548 /*
 549  * The AMD io apic can hang the box when an apic irq is masked.
 550  * We check all revs >= B0 (yet not in the pre production!) as the bug
 551  * is currently marked NoFix
 552  *
 553  * We have multiple reports of hangs with this chipset that went away with
 554  * noapic specified. For the moment we assume its the errata. We may be wrong
 555  * of course. However the advice is demonstrably good even if so..
 556  */
 557 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 558 {
 559         u8 rev;
 560
 561         pci_read_config_byte(dev, PCI_REVISION_ID, &rev);
 562         if (rev >= 0x02) {
 563                 printk(KERN_WARNING "I/O APIC: AMD Errata #22 may be present. In the event of instability try\n");
 564                 printk(KERN_WARNING "        : booting with the \"noapic\" option.\n");
 565         }
 566 }
 567 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic );
 568
 569 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 570 {
 571         if (dev->devfn == 0 && dev->bus->number == 0)
 572                 sis_apic_bug = 1;
 573 }
 574 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw );
 575
 576 int pci_msi_quirk;
 577
 578 #define AMD8131_revA0        0x01
 579 #define AMD8131_revB0        0x11
 580 #define AMD8131_MISC         0x40
 581 #define AMD8131_NIOAMODE_BIT 0
 582 static void __init quirk_amd_8131_ioapic(struct pci_dev *dev)
 583 {
 584         unsigned char revid, tmp;
 585
 586         pci_msi_quirk = 1;
 587         printk(KERN_WARNING "PCI: MSI quirk detected. pci_msi_quirk set.\n");
 588
 589         if (nr_ioapics == 0)
 590                 return;
 591
 592         pci_read_config_byte(dev, PCI_REVISION_ID, &revid);
 593         if (revid == AMD8131_revA0 || revid == AMD8131_revB0) {
 594                 printk(KERN_INFO "Fixing up AMD8131 IOAPIC mode\n");
 595                 pci_read_config_byte( dev, AMD8131_MISC, &tmp);
 596                 tmp &= ~(1 << AMD8131_NIOAMODE_BIT);
 597                 pci_write_config_byte( dev, AMD8131_MISC, tmp);
 598         }
 599 }
 600 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_ioapic);
 601
 602 static void __init quirk_svw_msi(struct pci_dev *dev)
 603 {
 604         pci_msi_quirk = 1;
 605         printk(KERN_WARNING "PCI: MSI quirk detected. pci_msi_quirk set.\n");
 606 }
 607 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_svw_msi );
 608 #endif /* CONFIG_X86_IO_APIC */
 609
 610
 611 /*
 612  * FIXME: it is questionable that quirk_via_acpi
 613  * is needed.  It shows up as an ISA bridge, and does not
 614  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 615  * it seems like setting the pci_dev's 'irq' to the
 616  * value of the ACPI SCI interrupt is only done for convenience.
 617  *      -jgarzik
 618  */
 619 static void __devinit quirk_via_acpi(struct pci_dev *d)
 620 {
 621         /*
 622          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 623          */
 624         u8 irq;
 625         pci_read_config_byte(d, 0x42, &irq);
 626         irq &= 0xf;
 627         if (irq && (irq != 2))
 628                 d->irq = irq;
 629 }
 630 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi );
 631 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi );
 632
 633 /*
 634  * Via 686A/B:  The PCI_INTERRUPT_LINE register for the on-chip
 635  * devices, USB0/1, AC97, MC97, and ACPI, has an unusual feature:
 636  * when written, it makes an internal connection to the PIC.
 637  * For these devices, this register is defined to be 4 bits wide.
 638  * Normally this is fine.  However for IO-APIC motherboards, or
 639  * non-x86 architectures (yes Via exists on PPC among other places),
 640  * we must mask the PCI_INTERRUPT_LINE value versus 0xf to get
 641  * interrupts delivered properly.
 642  *
 643  * Some of the on-chip devices are actually '586 devices' so they are
 644  * listed here.
 645  */
 646 static void quirk_via_irq(struct pci_dev *dev)
 647 {
 648         u8 irq, new_irq;
 649
 650         new_irq = dev->irq & 0xf;
 651         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 652         if (new_irq != irq) {
 653                 printk(KERN_INFO "PCI: VIA IRQ fixup for %s, from %d to %d\n",
 654                         pci_name(dev), irq, new_irq);
 655                 udelay(15);     /* unknown if delay really needed */
 656                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 657         }
 658 }
 659 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_irq);
 660
 661 /*
 662  * VIA VT82C598 has its device ID settable and many BIOSes
 663  * set it to the ID of VT82C597 for backward compatibility.
 664  * We need to switch it off to be able to recognize the real
 665  * type of the chip.
 666  */
 667 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 668 {
 669         pci_write_config_byte(dev, 0xfc, 0);
 670         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 671 }
 672 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id );
 673
 674 /*
 675  * CardBus controllers have a legacy base address that enables them
 676  * to respond as i82365 pcmcia controllers.  We don't want them to
 677  * do this even if the Linux CardBus driver is not loaded, because
 678  * the Linux i82365 driver does not (and should not) handle CardBus.
 679  */
 680 static void __devinit quirk_cardbus_legacy(struct pci_dev *dev)
 681 {
 682         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 683                 return;
 684         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 685 }
 686 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 687
 688 /*
 689  * Following the PCI ordering rules is optional on the AMD762. I'm not
 690  * sure what the designers were smoking but let's not inhale...
 691  *
 692  * To be fair to AMD, it follows the spec by default, its BIOS people
 693  * who turn it off!
 694  */
 695 static void __devinit quirk_amd_ordering(struct pci_dev *dev)
 696 {
 697         u32 pcic;
 698         pci_read_config_dword(dev, 0x4C, &pcic);
 699         if ((pcic&6)!=6) {
 700                 pcic |= 6;
 701                 printk(KERN_WARNING "BIOS failed to enable PCI standards compliance, fixing this error.\n");
 702                 pci_write_config_dword(dev, 0x4C, pcic);
 703                 pci_read_config_dword(dev, 0x84, &pcic);
 704                 pcic |= (1<<23);        /* Required in this mode */
 705                 pci_write_config_dword(dev, 0x84, pcic);
 706         }
 707 }
 708 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering );
 709
 710 /*
 711  *      DreamWorks provided workaround for Dunord I-3000 problem
 712  *
 713  *      This card decodes and responds to addresses not apparently
 714  *      assigned to it. We force a larger allocation to ensure that
 715  *      nothing gets put too close to it.
 716  */
 717 static void __devinit quirk_dunord ( struct pci_dev * dev )
 718 {
 719         struct resource *r = &dev->resource [1];
 720         r->start = 0;
 721         r->end = 0xffffff;
 722 }
 723 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord );
 724
 725 /*
 726  * i82380FB mobile docking controller: its PCI-to-PCI bridge
 727  * is subtractive decoding (transparent), and does indicate this
 728  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 729  * instead of 0x01.
 730  */
 731 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
 732 {
 733         dev->transparent = 1;
 734 }
 735 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge );
 736 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge );
 737
 738 /*
 739  * Common misconfiguration of the MediaGX/Geode PCI master that will
 740  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 741  * datasheets found at http://www.national.com/ds/GX for info on what
 742  * these bits do.  <christer@weinigel.se>
 743  */
 744 static void __init quirk_mediagx_master(struct pci_dev *dev)
 745 {
 746         u8 reg;
 747         pci_read_config_byte(dev, 0x41, &reg);
 748         if (reg & 2) {
 749                 reg &= ~2;
 750                 printk(KERN_INFO "PCI: Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
 751                 pci_write_config_byte(dev, 0x41, reg);
 752         }
 753 }
 754 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master );
 755
 756 /*
 757  * As per PCI spec, ignore base address registers 0-3 of the IDE controllers
 758  * running in Compatible mode (bits 0 and 2 in the ProgIf for primary and
 759  * secondary channels respectively). If the device reports Compatible mode
 760  * but does use BAR0-3 for address decoding, we assume that firmware has
 761  * programmed these BARs with standard values (0x1f0,0x3f4 and 0x170,0x374).
 762  * Exceptions (if they exist) must be handled in chip/architecture specific
 763  * fixups.
 764  *
 765  * Note: for non x86 people. You may need an arch specific quirk to handle
 766  * moving IDE devices to native mode as well. Some plug in card devices power
 767  * up in compatible mode and assume the BIOS will adjust them.
 768  *
 769  * Q: should we load the 0x1f0,0x3f4 into the registers or zap them as
 770  * we do now ? We don't want is pci_enable_device to come along
 771  * and assign new resources. Both approaches work for that.
 772  */
 773 static void __devinit quirk_ide_bases(struct pci_dev *dev)
 774 {
 775        struct resource *res;
 776        int first_bar = 2, last_bar = 0;
 777
 778        if ((dev->class >> 8) != PCI_CLASS_STORAGE_IDE)
 779                return;
 780
 781        res = &dev->resource[0];
 782
 783        /* primary channel: ProgIf bit 0, BAR0, BAR1 */
 784        if (!(dev->class & 1) && (res[0].flags || res[1].flags)) {
 785                res[0].start = res[0].end = res[0].flags = 0;
 786                res[1].start = res[1].end = res[1].flags = 0;
 787                first_bar = 0;
 788                last_bar = 1;
 789        }
 790
 791        /* secondary channel: ProgIf bit 2, BAR2, BAR3 */
 792        if (!(dev->class & 4) && (res[2].flags || res[3].flags)) {
 793                res[2].start = res[2].end = res[2].flags = 0;
 794                res[3].start = res[3].end = res[3].flags = 0;
 795                last_bar = 3;
 796        }
 797
 798        if (!last_bar)
 799                return;
 800
 801        printk(KERN_INFO "PCI: Ignoring BAR%d-%d of IDE controller %s\n",
 802               first_bar, last_bar, pci_name(dev));
 803 }
 804 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_ide_bases);
 805
 806 /*
 807  *      Ensure C0 rev restreaming is off. This is normally done by
 808  *      the BIOS but in the odd case it is not the results are corruption
 809  *      hence the presence of a Linux check
 810  */
 811 static void __init quirk_disable_pxb(struct pci_dev *pdev)
 812 {
 813         u16 config;
 814         u8 rev;
 815
 816         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev);
 817         if (rev != 0x04)                /* Only C0 requires this */
 818                 return;
 819         pci_read_config_word(pdev, 0x40, &config);
 820         if (config & (1<<6)) {
 821                 config &= ~(1<<6);
 822                 pci_write_config_word(pdev, 0x40, config);
 823                 printk(KERN_INFO "PCI: C0 revision 450NX. Disabling PCI restreaming.\n");
 824         }
 825 }
 826 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb );
 827
 828
 829 /*
 830  *      Serverworks CSB5 IDE does not fully support native mode
 831  */
 832 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
 833 {
 834         u8 prog;
 835         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 836         if (prog & 5) {
 837                 prog &= ~5;
 838                 pdev->class &= ~5;
 839                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 840                 /* need to re-assign BARs for compat mode */
 841                 quirk_ide_bases(pdev);
 842         }
 843 }
 844 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide );
 845
 846 /*
 847  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
 848  */
 849 static void __init quirk_ide_samemode(struct pci_dev *pdev)
 850 {
 851         u8 prog;
 852
 853         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 854
 855         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
 856                 printk(KERN_INFO "PCI: IDE mode mismatch; forcing legacy mode\n");
 857                 prog &= ~5;
 858                 pdev->class &= ~5;
 859                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 860                 /* need to re-assign BARs for compat mode */
 861                 quirk_ide_bases(pdev);
 862         }
 863 }
 864 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
 865
 866 /* This was originally an Alpha specific thing, but it really fits here.
 867  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
 868  */
 869 static void __init quirk_eisa_bridge(struct pci_dev *dev)
 870 {
 871         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
 872 }
 873 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge );
 874
 875 #ifndef CONFIG_ACPI_SLEEP
 876 /*
 877  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
 878  * is not activated. The myth is that Asus said that they do not want the
 879  * users to be irritated by just another PCI Device in the Win98 device
 880  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
 881  * package 2.7.0 for details)
 882  *
 883  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
 884  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
 885  * becomes necessary to do this tweak in two steps -- I've chosen the Host
 886  * bridge as trigger.
 887  *
 888  * Actually, leaving it unhidden and not redoing the quirk over suspend2ram
 889  * will cause thermal management to break down, and causing machine to
 890  * overheat.
 891  */
 892 static int __initdata asus_hides_smbus;
 893
 894 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
 895 {
 896         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
 897                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
 898                         switch(dev->subsystem_device) {
 899                         case 0x8025: /* P4B-LX */
 900                         case 0x8070: /* P4B */
 901                         case 0x8088: /* P4B533 */
 902                         case 0x1626: /* L3C notebook */
 903                                 asus_hides_smbus = 1;
 904                         }
 905                 if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
 906                         switch(dev->subsystem_device) {
 907                         case 0x80b1: /* P4GE-V */
 908                         case 0x80b2: /* P4PE */
 909                         case 0x8093: /* P4B533-V */
 910                                 asus_hides_smbus = 1;
 911                         }
 912                 if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
 913                         switch(dev->subsystem_device) {
 914                         case 0x8030: /* P4T533 */
 915                                 asus_hides_smbus = 1;
 916                         }
 917                 if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
 918                         switch (dev->subsystem_device) {
 919                         case 0x8070: /* P4G8X Deluxe */
 920                                 asus_hides_smbus = 1;
 921                         }
 922                 if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
 923                         switch (dev->subsystem_device) {
 924                         case 0x80c9: /* PU-DLS */
 925                                 asus_hides_smbus = 1;
 926                         }
 927                 if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
 928                         switch (dev->subsystem_device) {
 929                         case 0x1751: /* M2N notebook */
 930                         case 0x1821: /* M5N notebook */
 931                                 asus_hides_smbus = 1;
 932                         }
 933                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
 934                         switch (dev->subsystem_device) {
 935                         case 0x184b: /* W1N notebook */
 936                         case 0x186a: /* M6Ne notebook */
 937                                 asus_hides_smbus = 1;
 938                         }
 939                 if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB) {
 940                         switch (dev->subsystem_device) {
 941                         case 0x1882: /* M6V notebook */
 942                                 asus_hides_smbus = 1;
 943                         }
 944                 }
 945         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
 946                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
 947                         switch(dev->subsystem_device) {
 948                         case 0x088C: /* HP Compaq nc8000 */
 949                         case 0x0890: /* HP Compaq nc6000 */
 950                                 asus_hides_smbus = 1;
 951                         }
 952                 if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
 953                         switch (dev->subsystem_device) {
 954                         case 0x12bc: /* HP D330L */
 955                         case 0x12bd: /* HP D530 */
 956                                 asus_hides_smbus = 1;
 957                         }
 958         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_TOSHIBA)) {
 959                 if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
 960                         switch(dev->subsystem_device) {
 961                         case 0x0001: /* Toshiba Satellite A40 */
 962                                 asus_hides_smbus = 1;
 963                         }
 964                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
 965                         switch(dev->subsystem_device) {
 966                         case 0x0001: /* Toshiba Tecra M2 */
 967                                 asus_hides_smbus = 1;
 968                         }
 969        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
 970                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
 971                        switch(dev->subsystem_device) {
 972                        case 0xC00C: /* Samsung P35 notebook */
 973                                asus_hides_smbus = 1;
 974                        }
 975         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
 976                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
 977                         switch(dev->subsystem_device) {
 978                         case 0x0058: /* Compaq Evo N620c */
 979                                 asus_hides_smbus = 1;
 980                         }
 981         }
 982 }
 983 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge );
 984 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge );
 985 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge );
 986 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge );
 987 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge );
 988 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge );
 989 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge );
 990 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge );
 991 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge );
 992
 993 static void __init asus_hides_smbus_lpc(struct pci_dev *dev)
 994 {
 995         u16 val;
 996
 997         if (likely(!asus_hides_smbus))
 998                 return;
 999
1000         pci_read_config_word(dev, 0xF2, &val);
1001         if (val & 0x8) {
1002                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1003                 pci_read_config_word(dev, 0xF2, &val);
1004                 if (val & 0x8)
1005                         printk(KERN_INFO "PCI: i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1006                 else
1007                         printk(KERN_INFO "PCI: Enabled i801 SMBus device\n");
1008         }
1009 }
1010 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc );
1011 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc );
1012 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc );
1013 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc );
1014 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc );
1015 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc );
1016
1017 static void __init asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1018 {
1019         u32 val, rcba;
1020         void __iomem *base;
1021
1022         if (likely(!asus_hides_smbus))
1023                 return;
1024         pci_read_config_dword(dev, 0xF0, &rcba);
1025         base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000); /* use bits 31:14, 16 kB aligned */
1026         if (base == NULL) return;
1027         val=readl(base + 0x3418); /* read the Function Disable register, dword mode only */
1028         writel(val & 0xFFFFFFF7, base + 0x3418); /* enable the SMBus device */
1029         iounmap(base);
1030         printk(KERN_INFO "PCI: Enabled ICH6/i801 SMBus device\n");
1031 }
1032 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6 );
1033
1034 #endif
1035
1036 /*
1037  * SiS 96x south bridge: BIOS typically hides SMBus device...
1038  */
1039 static void __init quirk_sis_96x_smbus(struct pci_dev *dev)
1040 {
1041         u8 val = 0;
1042         printk(KERN_INFO "Enabling SiS 96x SMBus.\n");
1043         pci_read_config_byte(dev, 0x77, &val);
1044         pci_write_config_byte(dev, 0x77, val & ~0x10);
1045         pci_read_config_byte(dev, 0x77, &val);
1046 }
1047
1048 /*
1049  * ... This is further complicated by the fact that some SiS96x south
1050  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1051  * spotted a compatible north bridge to make sure.
1052  * (pci_find_device doesn't work yet)
1053  *
1054  * We can also enable the sis96x bit in the discovery register..
1055  */
1056 static int __devinitdata sis_96x_compatible = 0;
1057
1058 #define SIS_DETECT_REGISTER 0x40
1059
1060 static void __init quirk_sis_503(struct pci_dev *dev)
1061 {
1062         u8 reg;
1063         u16 devid;
1064
1065         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1066         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1067         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1068         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1069                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1070                 return;
1071         }
1072
1073         /* Make people aware that we changed the config.. */
1074         printk(KERN_WARNING "Uncovering SIS%x that hid as a SIS503 (compatible=%d)\n", devid, sis_96x_compatible);
1075
1076         /*
1077          * Ok, it now shows up as a 96x.. The 96x quirks are after
1078          * the 503 quirk in the quirk table, so they'll automatically
1079          * run and enable things like the SMBus device
1080          */
1081         dev->device = devid;
1082 }
1083
1084 static void __init quirk_sis_96x_compatible(struct pci_dev *dev)
1085 {
1086         sis_96x_compatible = 1;
1087 }
1088 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_645,           quirk_sis_96x_compatible );
1089 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_646,           quirk_sis_96x_compatible );
1090 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_648,           quirk_sis_96x_compatible );
1091 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_650,           quirk_sis_96x_compatible );
1092 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_651,           quirk_sis_96x_compatible );
1093 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_735,           quirk_sis_96x_compatible );
1094
1095 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503 );
1096
1097 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus );
1098 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus );
1099 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus );
1100 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus );
1101
1102 #ifdef CONFIG_X86_IO_APIC
1103 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1104 {
1105         int i;
1106
1107         if ((pdev->class >> 8) != 0xff00)
1108                 return;
1109
1110         /* the first BAR is the location of the IO APIC...we must
1111          * not touch this (and it's already covered by the fixmap), so
1112          * forcibly insert it into the resource tree */
1113         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1114                 insert_resource(&iomem_resource, &pdev->resource[0]);
1115
1116         /* The next five BARs all seem to be rubbish, so just clean
1117          * them out */
1118         for (i=1; i < 6; i++) {
1119                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1120         }
1121
1122 }
1123 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic );
1124 #endif
1125
1126 enum ide_combined_type { COMBINED = 0, IDE = 1, LIBATA = 2 };
1127 /* Defaults to combined */
1128 static enum ide_combined_type combined_mode;
1129
1130 static int __init combined_setup(char *str)
1131 {
1132         if (!strncmp(str, "ide", 3))
1133                 combined_mode = IDE;
1134         else if (!strncmp(str, "libata", 6))
1135                 combined_mode = LIBATA;
1136         else /* "combined" or anything else defaults to old behavior */
1137                 combined_mode = COMBINED;
1138
1139         return 1;
1140 }
1141 __setup("combined_mode=", combined_setup);
1142
1143 #ifdef CONFIG_SCSI_SATA_INTEL_COMBINED
1144 static void __devinit quirk_intel_ide_combined(struct pci_dev *pdev)
1145 {
1146         u8 prog, comb, tmp;
1147         int ich = 0;
1148
1149         /*
1150          * Narrow down to Intel SATA PCI devices.
1151          */
1152         switch (pdev->device) {
1153         /* PCI ids taken from drivers/scsi/ata_piix.c */
1154         case 0x24d1:
1155         case 0x24df:
1156         case 0x25a3:
1157         case 0x25b0:
1158                 ich = 5;
1159                 break;
1160         case 0x2651:
1161         case 0x2652:
1162         case 0x2653:
1163         case 0x2680:    /* ESB2 */
1164                 ich = 6;
1165                 break;
1166         case 0x27c0:
1167         case 0x27c4:
1168                 ich = 7;
1169                 break;
1170         case 0x2828:    /* ICH8M */
1171                 ich = 8;
1172                 break;
1173         default:
1174                 /* we do not handle this PCI device */
1175                 return;
1176         }
1177
1178         /*
1179          * Read combined mode register.
1180          */
1181         pci_read_config_byte(pdev, 0x90, &tmp); /* combined mode reg */
1182
1183         if (ich == 5) {
1184                 tmp &= 0x6;  /* interesting bits 2:1, PATA primary/secondary */
1185                 if (tmp == 0x4)         /* bits 10x */
1186                         comb = (1 << 0);        /* SATA port 0, PATA port 1 */
1187                 else if (tmp == 0x6)    /* bits 11x */
1188                         comb = (1 << 2);        /* PATA port 0, SATA port 1 */
1189                 else
1190                         return;                 /* not in combined mode */
1191         } else {
1192                 WARN_ON((ich != 6) && (ich != 7) && (ich != 8));
1193                 tmp &= 0x3;  /* interesting bits 1:0 */
1194                 if (tmp & (1 << 0))
1195                         comb = (1 << 2);        /* PATA port 0, SATA port 1 */
1196                 else if (tmp & (1 << 1))
1197                         comb = (1 << 0);        /* SATA port 0, PATA port 1 */
1198                 else
1199                         return;                 /* not in combined mode */
1200         }
1201
1202         /*
1203          * Read programming interface register.
1204          * (Tells us if it's legacy or native mode)
1205          */
1206         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1207
1208         /* if SATA port is in native mode, we're ok. */
1209         if (prog & comb)
1210                 return;
1211
1212         /* Don't reserve any so the IDE driver can get them (but only if
1213          * combined_mode=ide).
1214          */
1215         if (combined_mode == IDE)
1216                 return;
1217
1218         /* Grab them both for libata if combined_mode=libata. */
1219         if (combined_mode == LIBATA) {
1220                 request_region(0x1f0, 8, "libata");     /* port 0 */
1221                 request_region(0x170, 8, "libata");     /* port 1 */
1222                 return;
1223         }
1224
1225         /* SATA port is in legacy mode.  Reserve port so that
1226          * IDE driver does not attempt to use it.  If request_region
1227          * fails, it will be obvious at boot time, so we don't bother
1228          * checking return values.
1229          */
1230         if (comb == (1 << 0))
1231                 request_region(0x1f0, 8, "libata");     /* port 0 */
1232         else
1233                 request_region(0x170, 8, "libata");     /* port 1 */
1234 }
1235 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_ANY_ID,       quirk_intel_ide_combined );
1236 #endif /* CONFIG_SCSI_SATA_INTEL_COMBINED */
1237
1238
1239 int pcie_mch_quirk;
1240
1241 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1242 {
1243         pcie_mch_quirk = 1;
1244 }
1245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch );
1246 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch );
1247 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch );
1248
1249
1250 /*
1251  * It's possible for the MSI to get corrupted if shpc and acpi
1252  * are used together on certain PXH-based systems.
1253  */
1254 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1255 {
1256         disable_msi_mode(dev, pci_find_capability(dev, PCI_CAP_ID_MSI),
1257                                         PCI_CAP_ID_MSI);
1258         dev->no_msi = 1;
1259
1260         printk(KERN_WARNING "PCI: PXH quirk detected, "
1261                 "disabling MSI for SHPC device\n");
1262 }
1263 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1264 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1265 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1266 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1267 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1268
1269
1270 static void __devinit quirk_netmos(struct pci_dev *dev)
1271 {
1272         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1273         unsigned int num_serial = dev->subsystem_device & 0xf;
1274
1275         /*
1276          * These Netmos parts are multiport serial devices with optional
1277          * parallel ports.  Even when parallel ports are present, they
1278          * are identified as class SERIAL, which means the serial driver
1279          * will claim them.  To prevent this, mark them as class OTHER.
1280          * These combo devices should be claimed by parport_serial.
1281          *
1282          * The subdevice ID is of the form 0x00PS, where <P> is the number
1283          * of parallel ports and <S> is the number of serial ports.
1284          */
1285         switch (dev->device) {
1286         case PCI_DEVICE_ID_NETMOS_9735:
1287         case PCI_DEVICE_ID_NETMOS_9745:
1288         case PCI_DEVICE_ID_NETMOS_9835:
1289         case PCI_DEVICE_ID_NETMOS_9845:
1290         case PCI_DEVICE_ID_NETMOS_9855:
1291                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1292                     num_parallel) {
1293                         printk(KERN_INFO "PCI: Netmos %04x (%u parallel, "
1294                                 "%u serial); changing class SERIAL to OTHER "
1295                                 "(use parport_serial)\n",
1296                                 dev->device, num_parallel, num_serial);
1297                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1298                             (dev->class & 0xff);
1299                 }
1300         }
1301 }
1302 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1303
1304 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1305 {
1306         u16 command;
1307         u32 bar;
1308         u8 __iomem *csr;
1309         u8 cmd_hi;
1310
1311         switch (dev->device) {
1312         /* PCI IDs taken from drivers/net/e100.c */
1313         case 0x1029:
1314         case 0x1030 ... 0x1034:
1315         case 0x1038 ... 0x103E:
1316         case 0x1050 ... 0x1057:
1317         case 0x1059:
1318         case 0x1064 ... 0x106B:
1319         case 0x1091 ... 0x1095:
1320         case 0x1209:
1321         case 0x1229:
1322         case 0x2449:
1323         case 0x2459:
1324         case 0x245D:
1325         case 0x27DC:
1326                 break;
1327         default:
1328                 return;
1329         }
1330
1331         /*
1332          * Some firmware hands off the e100 with interrupts enabled,
1333          * which can cause a flood of interrupts if packets are
1334          * received before the driver attaches to the device.  So
1335          * disable all e100 interrupts here.  The driver will
1336          * re-enable them when it's ready.
1337          */
1338         pci_read_config_word(dev, PCI_COMMAND, &command);
1339         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0, &bar);
1340
1341         if (!(command & PCI_COMMAND_MEMORY) || !bar)
1342                 return;
1343
1344         csr = ioremap(bar, 8);
1345         if (!csr) {
1346                 printk(KERN_WARNING "PCI: Can't map %s e100 registers\n",
1347                         pci_name(dev));
1348                 return;
1349         }
1350
1351         cmd_hi = readb(csr + 3);
1352         if (cmd_hi == 0) {
1353                 printk(KERN_WARNING "PCI: Firmware left %s e100 interrupts "
1354                         "enabled, disabling\n", pci_name(dev));
1355                 writeb(1, csr + 3);
1356         }
1357
1358         iounmap(csr);
1359 }
1360 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1361
1362 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1363 {
1364         /* rev 1 ncr53c810 chips don't set the class at all which means
1365          * they don't get their resources remapped. Fix that here.
1366          */
1367
1368         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1369                 printk(KERN_INFO "NCR 53c810 rev 1 detected, setting PCI class.\n");
1370                 dev->class = PCI_CLASS_STORAGE_SCSI;
1371         }
1372 }
1373 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1374
1375
1376 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f, struct pci_fixup *end)
1377 {
1378         while (f < end) {
1379                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
1380                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
1381                         pr_debug("PCI: Calling quirk %p for %s\n", f->hook, pci_name(dev));
1382                         f->hook(dev);
1383                 }
1384                 f++;
1385         }
1386 }
1387
1388 extern struct pci_fixup __start_pci_fixups_early[];
1389 extern struct pci_fixup __end_pci_fixups_early[];
1390 extern struct pci_fixup __start_pci_fixups_header[];
1391 extern struct pci_fixup __end_pci_fixups_header[];
1392 extern struct pci_fixup __start_pci_fixups_final[];
1393 extern struct pci_fixup __end_pci_fixups_final[];
1394 extern struct pci_fixup __start_pci_fixups_enable[];
1395 extern struct pci_fixup __end_pci_fixups_enable[];
1396
1397
1398 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
1399 {
1400         struct pci_fixup *start, *end;
1401
1402         switch(pass) {
1403         case pci_fixup_early:
1404                 start = __start_pci_fixups_early;
1405                 end = __end_pci_fixups_early;
1406                 break;
1407
1408         case pci_fixup_header:
1409                 start = __start_pci_fixups_header;
1410                 end = __end_pci_fixups_header;
1411                 break;
1412
1413         case pci_fixup_final:
1414                 start = __start_pci_fixups_final;
1415                 end = __end_pci_fixups_final;
1416                 break;
1417
1418         case pci_fixup_enable:
1419                 start = __start_pci_fixups_enable;
1420                 end = __end_pci_fixups_enable;
1421                 break;
1422
1423         default:
1424                 /* stupid compiler warning, you would think with an enum... */
1425                 return;
1426         }
1427         pci_do_fixups(dev, start, end);
1428 }
1429
1430 /* Enable 1k I/O space granularity on the Intel P64H2 */
1431 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1432 {
1433         u16 en1k;
1434         u8 io_base_lo, io_limit_lo;
1435         unsigned long base, limit;
1436         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1437
1438         pci_read_config_word(dev, 0x40, &en1k);
1439
1440         if (en1k & 0x200) {
1441                 printk(KERN_INFO "PCI: Enable I/O Space to 1 KB Granularity\n");
1442
1443                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1444                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1445                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1446                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1447
1448                 if (base <= limit) {
1449                         res->start = base;
1450                         res->end = limit + 0x3ff;
1451                 }
1452         }
1453 }
1454 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1455
1456 /* Under some circumstances, AER is not linked with extended capabilities.
1457  * Force it to be linked by setting the corresponding control bit in the
1458  * config space.
1459  */
1460 static void __devinit quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1461 {
1462         uint8_t b;
1463         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1464                 if (!(b & 0x20)) {
1465                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1466                         printk(KERN_INFO
1467                                "PCI: Linking AER extended capability on %s\n",
1468                                pci_name(dev));
1469                 }
1470         }
1471 }
1472 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1473                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1474
1475 EXPORT_SYMBOL(pcie_mch_quirk);
1476 #ifdef CONFIG_HOTPLUG
1477 EXPORT_SYMBOL(pci_fixup_device);
1478 #endif