arch/arm/mm/proc-arm1022.S

   1 /*
   2  *  linux/arch/arm/mm/proc-arm1022.S: MMU functions for ARM1022E
   3  *
   4  *  Copyright (C) 2000 ARM Limited
   5  *  Copyright (C) 2000 Deep Blue Solutions Ltd.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  *
  13  * These are the low level assembler for performing cache and TLB
  14  * functions on the ARM1022E.
  15  */
  16 #include <linux/linkage.h>
  17 #include <linux/config.h>
  18 #include <linux/init.h>
  19 #include <asm/assembler.h>
  20 #include <asm/constants.h>
  21 #include <asm/pgtable.h>
  22 #include <asm/procinfo.h>
  23 #include <asm/ptrace.h>
  24
  25 /*
  26  * This is the maximum size of an area which will be invalidated
  27  * using the single invalidate entry instructions.  Anything larger
  28  * than this, and we go for the whole cache.
  29  *
  30  * This value should be chosen such that we choose the cheapest
  31  * alternative.
  32  */
  33 #define MAX_AREA_SIZE   32768
  34
  35 /*
  36  * The size of one data cache line.
  37  */
  38 #define CACHE_DLINESIZE 32
  39
  40 /*
  41  * The number of data cache segments.
  42  */
  43 #define CACHE_DSEGMENTS 16
  44
  45 /*
  46  * The number of lines in a cache segment.
  47  */
  48 #define CACHE_DENTRIES  64
  49
  50 /*
  51  * This is the size at which it becomes more efficient to
  52  * clean the whole cache, rather than using the individual
  53  * cache line maintainence instructions.
  54  */
  55 #define CACHE_DLIMIT    32768
  56
  57         .text
  58 /*
  59  * cpu_arm1022_proc_init()
  60  */
  61 ENTRY(cpu_arm1022_proc_init)
  62         mov     pc, lr
  63
  64 /*
  65  * cpu_arm1022_proc_fin()
  66  */
  67 ENTRY(cpu_arm1022_proc_fin)
  68         stmfd   sp!, {lr}
  69         mov     ip, #PSR_F_BIT | PSR_I_BIT | SVC_MODE
  70         msr     cpsr_c, ip
  71         bl      arm1022_flush_kern_cache_all
  72         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  73         bic     r0, r0, #0x1000                 @ ...i............
  74         bic     r0, r0, #0x000e                 @ ............wca.
  75         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  76         ldmfd   sp!, {pc}
  77
  78 /*
  79  * cpu_arm1022_reset(loc)
  80  *
  81  * Perform a soft reset of the system.  Put the CPU into the
  82  * same state as it would be if it had been reset, and branch
  83  * to what would be the reset vector.
  84  *
  85  * loc: location to jump to for soft reset
  86  */
  87         .align  5
  88 ENTRY(cpu_arm1022_reset)
  89         mov     ip, #0
  90         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches
  91         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
  92         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
  93         mrc     p15, 0, ip, c1, c0, 0           @ ctrl register
  94         bic     ip, ip, #0x000f                 @ ............wcam
  95         bic     ip, ip, #0x1100                 @ ...i...s........
  96         mcr     p15, 0, ip, c1, c0, 0           @ ctrl register
  97         mov     pc, r0
  98
  99 /*
 100  * cpu_arm1022_do_idle()
 101  */
 102         .align  5
 103 ENTRY(cpu_arm1022_do_idle)
 104         mcr     p15, 0, r0, c7, c0, 4           @ Wait for interrupt
 105         mov     pc, lr
 106
 107 /* ================================= CACHE ================================ */
 108
 109         .align  5
 110 /*
 111  *      flush_user_cache_all()
 112  *
 113  *      Invalidate all cache entries in a particular address
 114  *      space.
 115  */
 116 ENTRY(arm1022_flush_user_cache_all)
 117         /* FALLTHROUGH */
 118 /*
 119  *      flush_kern_cache_all()
 120  *
 121  *      Clean and invalidate the entire cache.
 122  */
 123 ENTRY(arm1022_flush_kern_cache_all)
 124         mov     r2, #VM_EXEC
 125         mov     ip, #0
 126 __flush_whole_cache:
 127 #ifndef CONFIG_CPU_DCACHE_DISABLE
 128         mov     r1, #(CACHE_DSEGMENTS - 1) << 5 @ 16 segments
 129 1:      orr     r3, r1, #(CACHE_DENTRIES - 1) << 26 @ 64 entries
 130 2:      mcr     p15, 0, r3, c7, c14, 2          @ clean+invalidate D index
 131         subs    r3, r3, #1 << 26
 132         bcs     2b                              @ entries 63 to 0
 133         subs    r1, r1, #1 << 5
 134         bcs     1b                              @ segments 15 to 0
 135 #endif
 136         tst     r2, #VM_EXEC
 137 #ifndef CONFIG_CPU_ICACHE_DISABLE
 138         mcrne   p15, 0, ip, c7, c5, 0           @ invalidate I cache
 139 #endif
 140         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 141         mov     pc, lr
 142
 143 /*
 144  *      flush_user_cache_range(start, end, flags)
 145  *
 146  *      Invalidate a range of cache entries in the specified
 147  *      address space.
 148  *
 149  *      - start - start address (inclusive)
 150  *      - end   - end address (exclusive)
 151  *      - flags - vm_flags for this space
 152  */
 153 ENTRY(arm1022_flush_user_cache_range)
 154         mov     ip, #0
 155         sub     r3, r1, r0                      @ calculate total size
 156         cmp     r3, #CACHE_DLIMIT
 157         bhs     __flush_whole_cache
 158
 159 #ifndef CONFIG_CPU_DCACHE_DISABLE
 160 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 161         add     r0, r0, #CACHE_DLINESIZE
 162         cmp     r0, r1
 163         blo     1b
 164 #endif
 165         tst     r2, #VM_EXEC
 166 #ifndef CONFIG_CPU_ICACHE_DISABLE
 167         mcrne   p15, 0, ip, c7, c5, 0           @ invalidate I cache
 168 #endif
 169         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 170         mov     pc, lr
 171
 172 /*
 173  *      coherent_kern_range(start, end)
 174  *
 175  *      Ensure coherency between the Icache and the Dcache in the
 176  *      region described by start.  If you have non-snooping
 177  *      Harvard caches, you need to implement this function.
 178  *
 179  *      - start - virtual start address
 180  *      - end   - virtual end address
 181  */
 182 ENTRY(arm1022_coherent_kern_range)
 183         mov     ip, #0
 184         bic     r0, r0, #CACHE_DLINESIZE - 1
 185 1:
 186 #ifndef CONFIG_CPU_DCACHE_DISABLE
 187         mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 188 #endif
 189 #ifndef CONFIG_CPU_ICACHE_DISABLE
 190         mcr     p15, 0, r0, c7, c5, 1           @ invalidate I entry
 191 #endif
 192         add     r0, r0, #CACHE_DLINESIZE
 193         cmp     r0, r1
 194         blo     1b
 195         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 196         mov     pc, lr
 197
 198 /*
 199  *      flush_kern_dcache_page(void *page)
 200  *
 201  *      Ensure no D cache aliasing occurs, either with itself or
 202  *      the I cache
 203  *
 204  *      - page  - page aligned address
 205  */
 206 ENTRY(arm1022_flush_kern_dcache_page)
 207         mov     ip, #0
 208 #ifndef CONFIG_CPU_DCACHE_DISABLE
 209         add     r1, r0, #PAGE_SZ
 210 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 211         add     r0, r0, #CACHE_DLINESIZE
 212         cmp     r0, r1
 213         blo     1b
 214 #endif
 215         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 216         mov     pc, lr
 217
 218 /*
 219  *      dma_inv_range(start, end)
 220  *
 221  *      Invalidate (discard) the specified virtual address range.
 222  *      May not write back any entries.  If 'start' or 'end'
 223  *      are not cache line aligned, those lines must be written
 224  *      back.
 225  *
 226  *      - start - virtual start address
 227  *      - end   - virtual end address
 228  *
 229  * (same as v4wb)
 230  */
 231 ENTRY(arm1022_dma_inv_range)
 232         mov     ip, #0
 233 #ifndef CONFIG_CPU_DCACHE_DISABLE
 234         tst     r0, #CACHE_DLINESIZE - 1
 235         bic     r0, r0, #CACHE_DLINESIZE - 1
 236         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
 237         tst     r1, #CACHE_DLINESIZE - 1
 238         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
 239 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 240         add     r0, r0, #CACHE_DLINESIZE
 241         cmp     r0, r1
 242         blo     1b
 243 #endif
 244         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 245         mov     pc, lr
 246
 247 /*
 248  *      dma_clean_range(start, end)
 249  *
 250  *      Clean the specified virtual address range.
 251  *
 252  *      - start - virtual start address
 253  *      - end   - virtual end address
 254  *
 255  * (same as v4wb)
 256  */
 257 ENTRY(arm1022_dma_clean_range)
 258         mov     ip, #0
 259 #ifndef CONFIG_CPU_DCACHE_DISABLE
 260         bic     r0, r0, #CACHE_DLINESIZE - 1
 261 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 262         add     r0, r0, #CACHE_DLINESIZE
 263         cmp     r0, r1
 264         blo     1b
 265 #endif
 266         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 267         mov     pc, lr
 268
 269 /*
 270  *      dma_flush_range(start, end)
 271  *
 272  *      Clean and invalidate the specified virtual address range.
 273  *
 274  *      - start - virtual start address
 275  *      - end   - virtual end address
 276  */
 277 ENTRY(arm1022_dma_flush_range)
 278         mov     ip, #0
 279 #ifndef CONFIG_CPU_DCACHE_DISABLE
 280         bic     r0, r0, #CACHE_DLINESIZE - 1
 281 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 282         add     r0, r0, #CACHE_DLINESIZE
 283         cmp     r0, r1
 284         blo     1b
 285 #endif
 286         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 287         mov     pc, lr
 288
 289 ENTRY(arm1022_cache_fns)
 290         .long   arm1022_flush_kern_cache_all
 291         .long   arm1022_flush_user_cache_all
 292         .long   arm1022_flush_user_cache_range
 293         .long   arm1022_coherent_kern_range
 294         .long   arm1022_flush_kern_dcache_page
 295         .long   arm1022_dma_inv_range
 296         .long   arm1022_dma_clean_range
 297         .long   arm1022_dma_flush_range
 298
 299         .align  5
 300 ENTRY(cpu_arm1022_dcache_clean_area)
 301 #ifndef CONFIG_CPU_DCACHE_DISABLE
 302         mov     ip, #0
 303 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 304         add     r0, r0, #CACHE_DLINESIZE
 305         subs    r1, r1, #CACHE_DLINESIZE
 306         bhi     1b
 307 #endif
 308         mov     pc, lr
 309
 310 /* =============================== PageTable ============================== */
 311
 312 /*
 313  * cpu_arm1022_switch_mm(pgd)
 314  *
 315  * Set the translation base pointer to be as described by pgd.
 316  *
 317  * pgd: new page tables
 318  */
 319         .align  5
 320 ENTRY(cpu_arm1022_switch_mm)
 321 #ifndef CONFIG_CPU_DCACHE_DISABLE
 322         mov     r1, #(CACHE_DSEGMENTS - 1) << 5 @ 16 segments
 323 1:      orr     r3, r1, #(CACHE_DENTRIES - 1) << 26 @ 64 entries
 324 2:      mcr     p15, 0, r3, c7, c14, 2          @ clean+invalidate D index
 325         subs    r3, r3, #1 << 26
 326         bcs     2b                              @ entries 63 to 0
 327         subs    r1, r1, #1 << 5
 328         bcs     1b                              @ segments 15 to 0
 329 #endif
 330         mov     r1, #0
 331 #ifndef CONFIG_CPU_ICACHE_DISABLE
 332         mcr     p15, 0, r1, c7, c5, 0           @ invalidate I cache
 333 #endif
 334         mcr     p15, 0, r1, c7, c10, 4          @ drain WB
 335         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
 336         mcr     p15, 0, r1, c8, c7, 0           @ invalidate I & D TLBs
 337         mov     pc, lr
 338
 339 /*
 340  * cpu_arm1022_set_pte(ptep, pte)
 341  *
 342  * Set a PTE and flush it out
 343  */
 344         .align  5
 345 ENTRY(cpu_arm1022_set_pte)
 346         str     r1, [r0], #-2048                @ linux version
 347
 348         eor     r1, r1, #L_PTE_PRESENT | L_PTE_YOUNG | L_PTE_WRITE | L_PTE_DIRTY
 349
 350         bic     r2, r1, #PTE_SMALL_AP_MASK
 351         bic     r2, r2, #PTE_TYPE_MASK
 352         orr     r2, r2, #PTE_TYPE_SMALL
 353
 354         tst     r1, #L_PTE_USER                 @ User?
 355         orrne   r2, r2, #PTE_SMALL_AP_URO_SRW
 356
 357         tst     r1, #L_PTE_WRITE | L_PTE_DIRTY  @ Write and Dirty?
 358         orreq   r2, r2, #PTE_SMALL_AP_UNO_SRW
 359
 360         tst     r1, #L_PTE_PRESENT | L_PTE_YOUNG        @ Present and Young?
 361         movne   r2, #0
 362
 363 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 364         eor     r3, r1, #0x0a                   @ C & small page?
 365         tst     r3, #0x0b
 366         biceq   r2, r2, #4
 367 #endif
 368         str     r2, [r0]                        @ hardware version
 369         mov     r0, r0
 370 #ifndef CONFIG_CPU_DCACHE_DISABLE
 371         mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 372 #endif
 373         mov     pc, lr
 374
 375         __INIT
 376
 377         .type   __arm1022_setup, #function
 378 __arm1022_setup:
 379         mov     r0, #0
 380         mcr     p15, 0, r0, c7, c7              @ invalidate I,D caches on v4
 381         mcr     p15, 0, r0, c7, c10, 4          @ drain write buffer on v4
 382         mcr     p15, 0, r0, c8, c7              @ invalidate I,D TLBs on v4
 383         mcr     p15, 0, r4, c2, c0              @ load page table pointer
 384         mov     r0, #0x1f                       @ Domains 0, 1 = client
 385         mcr     p15, 0, r0, c3, c0              @ load domain access register
 386         mrc     p15, 0, r0, c1, c0              @ get control register v4
 387 /*
 388  * Clear out 'unwanted' bits (then put them in if we need them)
 389  */
 390         bic     r0, r0, #0x1e00                 @ ...i??r.........
 391         bic     r0, r0, #0x000e                 @ ............wca.
 392 /*
 393  * Turn on what we want
 394  */
 395         orr     r0, r0, #0x0031                 @ ..........DP...M
 396         orr     r0, r0, #0x2100                 @ ..V....S........
 397
 398 #ifdef CONFIG_CPU_CACHE_ROUND_ROBIN
 399         orr     r0, r0, #0x4000                 @ .R..............
 400 #endif
 401 #ifndef CONFIG_CPU_BPREDICT_DISABLE
 402         orr     r0, r0, #0x0800                 @ ....Z...........
 403 #endif
 404 #ifndef CONFIG_CPU_DCACHE_DISABLE
 405         orr     r0, r0, #0x0004                 @ .............C..
 406 #endif
 407 #ifndef CONFIG_CPU_ICACHE_DISABLE
 408         orr     r0, r0, #0x1000                 @ ...I............
 409 #endif
 410         mov     pc, lr
 411         .size   __arm1022_setup, . - __arm1022_setup
 412
 413         __INITDATA
 414
 415 /*
 416  * Purpose : Function pointers used to access above functions - all calls
 417  *           come through these
 418  */
 419         .type   arm1022_processor_functions, #object
 420 arm1022_processor_functions:
 421         .word   v4t_early_abort
 422         .word   cpu_arm1022_proc_init
 423         .word   cpu_arm1022_proc_fin
 424         .word   cpu_arm1022_reset
 425         .word   cpu_arm1022_do_idle
 426         .word   cpu_arm1022_dcache_clean_area
 427         .word   cpu_arm1022_switch_mm
 428         .word   cpu_arm1022_set_pte
 429         .size   arm1022_processor_functions, . - arm1022_processor_functions
 430
 431         .section ".rodata"
 432
 433         .type   cpu_arch_name, #object
 434 cpu_arch_name:
 435         .asciz  "armv5te"
 436         .size   cpu_arch_name, . - cpu_arch_name
 437
 438         .type   cpu_elf_name, #object
 439 cpu_elf_name:
 440         .asciz  "v5"
 441         .size   cpu_elf_name, . - cpu_elf_name
 442
 443         .type   cpu_arm1022_name, #object
 444 cpu_arm1022_name:
 445         .ascii  "arm1022"
 446 #ifndef CONFIG_CPU_ICACHE_DISABLE
 447         .ascii  "i"
 448 #endif
 449 #ifndef CONFIG_CPU_DCACHE_DISABLE
 450         .ascii  "d"
 451 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 452         .ascii  "(wt)"
 453 #else
 454         .ascii  "(wb)"
 455 #endif
 456 #endif
 457 #ifndef CONFIG_CPU_BPREDICT_DISABLE
 458         .ascii  "B"
 459 #endif
 460 #ifdef CONFIG_CPU_CACHE_ROUND_ROBIN
 461         .ascii  "RR"
 462 #endif
 463         .ascii  "\0"
 464         .size   cpu_arm1022_name, . - cpu_arm1022_name
 465
 466         .align
 467
 468         .section ".proc.info", #alloc, #execinstr
 469
 470         .type   __arm1022_proc_info,#object
 471 __arm1022_proc_info:
 472         .long   0x4105a220                      @ ARM 1022E (v5TE)
 473         .long   0xff0ffff0
 474         .long   0x00000c12                      @ mmuflags
 475         b       __arm1022_setup
 476         .long   cpu_arch_name
 477         .long   cpu_elf_name
 478         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB
 479         .long   cpu_arm1022_name
 480         .long   arm1022_processor_functions
 481         .long   v4wbi_tlb_fns
 482         .long   v4wb_user_fns
 483         .long   arm1022_cache_fns
 484         .size   __arm1022_proc_info, . - __arm1022_proc_info