arch/arm/mm/proc-xscale.S

   1 /*
   2  *  linux/arch/arm/mm/proc-xscale.S
   3  *
   4  *  Author:     Nicolas Pitre
   5  *  Created:    November 2000
   6  *  Copyright:  (C) 2000, 2001 MontaVista Software Inc.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  * MMU functions for the Intel XScale CPUs
  13  *
  14  * 2001 Aug 21:
  15  *      some contributions by Brett Gaines <brett.w.gaines@intel.com>
  16  *      Copyright 2001 by Intel Corp.
  17  *
  18  * 2001 Sep 08:
  19  *      Completely revisited, many important fixes
  20  *      Nicolas Pitre <nico@cam.org>
  21  */
  22
  23 #include <linux/linkage.h>
  24 #include <linux/init.h>
  25 #include <asm/assembler.h>
  26 #include <asm/procinfo.h>
  27 #include <asm/hardware.h>
  28 #include <asm/pgtable.h>
  29 #include <asm/page.h>
  30 #include <asm/ptrace.h>
  31 #include "proc-macros.S"
  32
  33 /*
  34  * This is the maximum size of an area which will be flushed.  If the area
  35  * is larger than this, then we flush the whole cache
  36  */
  37 #define MAX_AREA_SIZE   32768
  38
  39 /*
  40  * the cache line size of the I and D cache
  41  */
  42 #define CACHELINESIZE   32
  43
  44 /*
  45  * the size of the data cache
  46  */
  47 #define CACHESIZE       32768
  48
  49 /*
  50  * Virtual address used to allocate the cache when flushed
  51  *
  52  * This must be an address range which is _never_ used.  It should
  53  * apparently have a mapping in the corresponding page table for
  54  * compatibility with future CPUs that _could_ require it.  For instance we
  55  * don't care.
  56  *
  57  * This must be aligned on a 2*CACHESIZE boundary.  The code selects one of
  58  * the 2 areas in alternance each time the clean_d_cache macro is used.
  59  * Without this the XScale core exhibits cache eviction problems and no one
  60  * knows why.
  61  *
  62  * Reminder: the vector table is located at 0xffff0000-0xffff0fff.
  63  */
  64 #define CLEAN_ADDR      0xfffe0000
  65
  66 /*
  67  * This macro is used to wait for a CP15 write and is needed
  68  * when we have to ensure that the last operation to the co-pro
  69  * was completed before continuing with operation.
  70  */
  71         .macro  cpwait, rd
  72         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
  73         mov     \rd, \rd                        @ wait for completion
  74         sub     pc, pc, #4                      @ flush instruction pipeline
  75         .endm
  76
  77         .macro  cpwait_ret, lr, rd
  78         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
  79         sub     pc, \lr, \rd, LSR #32           @ wait for completion and
  80                                                 @ flush instruction pipeline
  81         .endm
  82
  83 /*
  84  * This macro cleans the entire dcache using line allocate.
  85  * The main loop has been unrolled to reduce loop overhead.
  86  * rd and rs are two scratch registers.
  87  */
  88         .macro  clean_d_cache, rd, rs
  89         ldr     \rs, =clean_addr
  90         ldr     \rd, [\rs]
  91         eor     \rd, \rd, #CACHESIZE
  92         str     \rd, [\rs]
  93         add     \rs, \rd, #CACHESIZE
  94 1:      mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
  95         add     \rd, \rd, #CACHELINESIZE
  96         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
  97         add     \rd, \rd, #CACHELINESIZE
  98         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
  99         add     \rd, \rd, #CACHELINESIZE
 100         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
 101         add     \rd, \rd, #CACHELINESIZE
 102         teq     \rd, \rs
 103         bne     1b
 104         .endm
 105
 106         .data
 107 clean_addr:     .word   CLEAN_ADDR
 108
 109         .text
 110
 111 /*
 112  * cpu_xscale_proc_init()
 113  *
 114  * Nothing too exciting at the moment
 115  */
 116 ENTRY(cpu_xscale_proc_init)
 117         mov     pc, lr
 118
 119 /*
 120  * cpu_xscale_proc_fin()
 121  */
 122 ENTRY(cpu_xscale_proc_fin)
 123         str     lr, [sp, #-4]!
 124         mov     r0, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
 125         msr     cpsr_c, r0
 126         bl      xscale_flush_kern_cache_all     @ clean caches
 127         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
 128         bic     r0, r0, #0x1800                 @ ...IZ...........
 129         bic     r0, r0, #0x0006                 @ .............CA.
 130         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
 131         ldr     pc, [sp], #4
 132
 133 /*
 134  * cpu_xscale_reset(loc)
 135  *
 136  * Perform a soft reset of the system.  Put the CPU into the
 137  * same state as it would be if it had been reset, and branch
 138  * to what would be the reset vector.
 139  *
 140  * loc: location to jump to for soft reset
 141  */
 142         .align  5
 143 ENTRY(cpu_xscale_reset)
 144         mov     r1, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
 145         msr     cpsr_c, r1                      @ reset CPSR
 146         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
 147         bic     r1, r1, #0x0086                 @ ........B....CA.
 148         bic     r1, r1, #0x3900                 @ ..VIZ..S........
 149         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
 150         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches & BTB
 151         bic     r1, r1, #0x0001                 @ ...............M
 152         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
 153         @ CAUTION: MMU turned off from this point. We count on the pipeline
 154         @ already containing those two last instructions to survive.
 155         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 156         mov     pc, r0
 157
 158 /*
 159  * cpu_xscale_do_idle()
 160  *
 161  * Cause the processor to idle
 162  *
 163  * For now we do nothing but go to idle mode for every case
 164  *
 165  * XScale supports clock switching, but using idle mode support
 166  * allows external hardware to react to system state changes.
 167  */
 168         .align  5
 169
 170 ENTRY(cpu_xscale_do_idle)
 171         mov     r0, #1
 172         mcr     p14, 0, r0, c7, c0, 0           @ Go to IDLE
 173         mov     pc, lr
 174
 175 /* ================================= CACHE ================================ */
 176
 177 /*
 178  *      flush_user_cache_all()
 179  *
 180  *      Invalidate all cache entries in a particular address
 181  *      space.
 182  */
 183 ENTRY(xscale_flush_user_cache_all)
 184         /* FALLTHROUGH */
 185
 186 /*
 187  *      flush_kern_cache_all()
 188  *
 189  *      Clean and invalidate the entire cache.
 190  */
 191 ENTRY(xscale_flush_kern_cache_all)
 192         mov     r2, #VM_EXEC
 193         mov     ip, #0
 194 __flush_whole_cache:
 195         clean_d_cache r0, r1
 196         tst     r2, #VM_EXEC
 197         mcrne   p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
 198         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 199         mov     pc, lr
 200
 201 /*
 202  *      flush_user_cache_range(start, end, vm_flags)
 203  *
 204  *      Invalidate a range of cache entries in the specified
 205  *      address space.
 206  *
 207  *      - start - start address (may not be aligned)
 208  *      - end   - end address (exclusive, may not be aligned)
 209  *      - vma   - vma_area_struct describing address space
 210  */
 211         .align  5
 212 ENTRY(xscale_flush_user_cache_range)
 213         mov     ip, #0
 214         sub     r3, r1, r0                      @ calculate total size
 215         cmp     r3, #MAX_AREA_SIZE
 216         bhs     __flush_whole_cache
 217
 218 1:      tst     r2, #VM_EXEC
 219         mcrne   p15, 0, r0, c7, c5, 1           @ Invalidate I cache line
 220         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
 221         mcr     p15, 0, r0, c7, c6, 1           @ Invalidate D cache line
 222         add     r0, r0, #CACHELINESIZE
 223         cmp     r0, r1
 224         blo     1b
 225         tst     r2, #VM_EXEC
 226         mcrne   p15, 0, ip, c7, c5, 6           @ Invalidate BTB
 227         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 228         mov     pc, lr
 229
 230 /*
 231  *      coherent_kern_range(start, end)
 232  *
 233  *      Ensure coherency between the Icache and the Dcache in the
 234  *      region described by start.  If you have non-snooping
 235  *      Harvard caches, you need to implement this function.
 236  *
 237  *      - start  - virtual start address
 238  *      - end    - virtual end address
 239  *
 240  *      Note: single I-cache line invalidation isn't used here since
 241  *      it also trashes the mini I-cache used by JTAG debuggers.
 242  */
 243 ENTRY(xscale_coherent_kern_range)
 244         bic     r0, r0, #CACHELINESIZE - 1
 245 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 246         add     r0, r0, #CACHELINESIZE
 247         cmp     r0, r1
 248         blo     1b
 249         mov     r0, #0
 250         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
 251         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 252         mov     pc, lr
 253
 254 /*
 255  *      flush_kern_dcache_page(void *page)
 256  *
 257  *      Ensure no D cache aliasing occurs, either with itself or
 258  *      the I cache
 259  *
 260  *      - addr  - page aligned address
 261  */
 262 ENTRY(xscale_flush_kern_dcache_page)
 263         add     r1, r0, #PAGE_SZ
 264 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 265         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 266         add     r0, r0, #CACHELINESIZE
 267         cmp     r0, r1
 268         blo     1b
 269         mov     r0, #0
 270         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
 271         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 272         mov     pc, lr
 273
 274 /*
 275  *      dma_inv_range(start, end)
 276  *
 277  *      Invalidate (discard) the specified virtual address range.
 278  *      May not write back any entries.  If 'start' or 'end'
 279  *      are not cache line aligned, those lines must be written
 280  *      back.
 281  *
 282  *      - start  - virtual start address
 283  *      - end    - virtual end address
 284  */
 285 ENTRY(xscale_dma_inv_range)
 286         mrc     p15, 0, r2, c0, c0, 0           @ read ID
 287         eor     r2, r2, #0x69000000
 288         eor     r2, r2, #0x00052000
 289         bics    r2, r2, #1
 290         beq     xscale_dma_flush_range
 291
 292         tst     r0, #CACHELINESIZE - 1
 293         bic     r0, r0, #CACHELINESIZE - 1
 294         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
 295         tst     r1, #CACHELINESIZE - 1
 296         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
 297 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 298         add     r0, r0, #CACHELINESIZE
 299         cmp     r0, r1
 300         blo     1b
 301         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 302         mov     pc, lr
 303
 304 /*
 305  *      dma_clean_range(start, end)
 306  *
 307  *      Clean the specified virtual address range.
 308  *
 309  *      - start  - virtual start address
 310  *      - end    - virtual end address
 311  */
 312 ENTRY(xscale_dma_clean_range)
 313         bic     r0, r0, #CACHELINESIZE - 1
 314 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 315         add     r0, r0, #CACHELINESIZE
 316         cmp     r0, r1
 317         blo     1b
 318         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 319         mov     pc, lr
 320
 321 /*
 322  *      dma_flush_range(start, end)
 323  *
 324  *      Clean and invalidate the specified virtual address range.
 325  *
 326  *      - start  - virtual start address
 327  *      - end    - virtual end address
 328  */
 329 ENTRY(xscale_dma_flush_range)
 330         bic     r0, r0, #CACHELINESIZE - 1
 331 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 332         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 333         add     r0, r0, #CACHELINESIZE
 334         cmp     r0, r1
 335         blo     1b
 336         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 337         mov     pc, lr
 338
 339 ENTRY(xscale_cache_fns)
 340         .long   xscale_flush_kern_cache_all
 341         .long   xscale_flush_user_cache_all
 342         .long   xscale_flush_user_cache_range
 343         .long   xscale_coherent_kern_range
 344         .long   xscale_flush_kern_dcache_page
 345         .long   xscale_dma_inv_range
 346         .long   xscale_dma_clean_range
 347         .long   xscale_dma_flush_range
 348
 349 ENTRY(cpu_xscale_dcache_clean_area)
 350 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 351         add     r0, r0, #CACHELINESIZE
 352         subs    r1, r1, #CACHELINESIZE
 353         bhi     1b
 354         mov     pc, lr
 355
 356 /* ================================ CACHE LOCKING============================
 357  *
 358  * The XScale MicroArchitecture implements support for locking entries into
 359  * the data and instruction cache.  The following functions implement the core
 360  * low level instructions needed to accomplish the locking.  The developer's
 361  * manual states that the code that performs the locking must be in non-cached
 362  * memory.  To accomplish this, the code in xscale-cache-lock.c copies the
 363  * following functions from the cache into a non-cached memory region that
 364  * is allocated through consistent_alloc().
 365  *
 366  */
 367         .align  5
 368 /*
 369  * xscale_icache_lock
 370  *
 371  * r0: starting address to lock
 372  * r1: end address to lock
 373  */
 374 ENTRY(xscale_icache_lock)
 375
 376 iLockLoop:
 377         bic     r0, r0, #CACHELINESIZE - 1
 378         mcr     p15, 0, r0, c9, c1, 0   @ lock into cache
 379         cmp     r0, r1                  @ are we done?
 380         add     r0, r0, #CACHELINESIZE  @ advance to next cache line
 381         bls     iLockLoop
 382         mov     pc, lr
 383
 384 /*
 385  * xscale_icache_unlock
 386  */
 387 ENTRY(xscale_icache_unlock)
 388         mcr     p15, 0, r0, c9, c1, 1   @ Unlock icache
 389         mov     pc, lr
 390
 391 /*
 392  * xscale_dcache_lock
 393  *
 394  * r0: starting address to lock
 395  * r1: end address to lock
 396  */
 397 ENTRY(xscale_dcache_lock)
 398         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 399         mov     r2, #1
 400         mcr     p15, 0, r2, c9, c2, 0   @ Put dcache in lock mode
 401         cpwait  ip                      @ Wait for completion
 402
 403         mrs     r2, cpsr
 404         orr     r3, r2, #PSR_F_BIT | PSR_I_BIT
 405 dLockLoop:
 406         msr     cpsr_c, r3
 407         mcr     p15, 0, r0, c7, c10, 1  @ Write back line if it is dirty
 408         mcr     p15, 0, r0, c7, c6, 1   @ Flush/invalidate line
 409         msr     cpsr_c, r2
 410         ldr     ip, [r0], #CACHELINESIZE @ Preload 32 bytes into cache from
 411                                         @ location [r0]. Post-increment
 412                                         @ r3 to next cache line
 413         cmp     r0, r1                  @ Are we done?
 414         bls     dLockLoop
 415
 416         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 417         mov     r2, #0
 418         mcr     p15, 0, r2, c9, c2, 0   @ Get out of lock mode
 419         cpwait_ret lr, ip
 420
 421 /*
 422  * xscale_dcache_unlock
 423  */
 424 ENTRY(xscale_dcache_unlock)
 425         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 426         mcr     p15, 0, ip, c9, c2, 1   @ Unlock cache
 427         mov     pc, lr
 428
 429 /*
 430  * Needed to determine the length of the code that needs to be copied.
 431  */
 432         .align  5
 433 ENTRY(xscale_cache_dummy)
 434         mov     pc, lr
 435
 436 /* ================================ TLB LOCKING==============================
 437  *
 438  * The XScale MicroArchitecture implements support for locking entries into
 439  * the Instruction and Data TLBs.  The following functions provide the
 440  * low level support for supporting these under Linux.  xscale-lock.c
 441  * implements some higher level management code.  Most of the following
 442  * is taken straight out of the Developer's Manual.
 443  */
 444
 445 /*
 446  * Lock I-TLB entry
 447  *
 448  * r0: Virtual address to translate and lock
 449  */
 450         .align  5
 451 ENTRY(xscale_itlb_lock)
 452         mrs     r2, cpsr
 453         orr     r3, r2, #PSR_F_BIT | PSR_I_BIT
 454         msr     cpsr_c, r3                      @ Disable interrupts
 455         mcr     p15, 0, r0, c8, c5, 1           @ Invalidate I-TLB entry
 456         mcr     p15, 0, r0, c10, c4, 0          @ Translate and lock
 457         msr     cpsr_c, r2                      @ Restore interrupts
 458         cpwait_ret lr, ip
 459
 460 /*
 461  * Lock D-TLB entry
 462  *
 463  * r0: Virtual address to translate and lock
 464  */
 465         .align  5
 466 ENTRY(xscale_dtlb_lock)
 467         mrs     r2, cpsr
 468         orr     r3, r2, #PSR_F_BIT | PSR_I_BIT
 469         msr     cpsr_c, r3                      @ Disable interrupts
 470         mcr     p15, 0, r0, c8, c6, 1           @ Invalidate D-TLB entry
 471         mcr     p15, 0, r0, c10, c8, 0          @ Translate and lock
 472         msr     cpsr_c, r2                      @ Restore interrupts
 473         cpwait_ret lr, ip
 474
 475 /*
 476  * Unlock all I-TLB entries
 477  */
 478         .align  5
 479 ENTRY(xscale_itlb_unlock)
 480         mcr     p15, 0, ip, c10, c4, 1          @ Unlock I-TLB
 481         mcr     p15, 0, ip, c8, c5, 0           @ Invalidate I-TLB
 482         cpwait_ret lr, ip
 483
 484 /*
 485  * Unlock all D-TLB entries
 486  */
 487 ENTRY(xscale_dtlb_unlock)
 488         mcr     p15, 0, ip, c10, c8, 1          @ Unlock D-TBL
 489         mcr     p15, 0, ip, c8, c6, 0           @ Invalidate D-TLB
 490         cpwait_ret lr, ip
 491
 492 /* =============================== PageTable ============================== */
 493
 494 #define PTE_CACHE_WRITE_ALLOCATE 0
 495
 496 /*
 497  * cpu_xscale_switch_mm(pgd)
 498  *
 499  * Set the translation base pointer to be as described by pgd.
 500  *
 501  * pgd: new page tables
 502  */
 503         .align  5
 504 ENTRY(cpu_xscale_switch_mm)
 505         clean_d_cache r1, r2
 506         mcr     p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
 507         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 508         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
 509         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 510         cpwait_ret lr, ip
 511
 512 /*
 513  * cpu_xscale_set_pte(ptep, pte)
 514  *
 515  * Set a PTE and flush it out
 516  *
 517  * Errata 40: must set memory to write-through for user read-only pages.
 518  */
 519         .align  5
 520 ENTRY(cpu_xscale_set_pte)
 521         str     r1, [r0], #-2048                @ linux version
 522
 523         bic     r2, r1, #0xff0
 524         orr     r2, r2, #PTE_TYPE_EXT           @ extended page
 525
 526         eor     r3, r1, #L_PTE_PRESENT | L_PTE_YOUNG | L_PTE_WRITE | L_PTE_DIRTY
 527
 528         tst     r3, #L_PTE_USER                 @ User?
 529         orrne   r2, r2, #PTE_EXT_AP_URO_SRW     @ yes -> user r/o, system r/w
 530
 531         tst     r3, #L_PTE_WRITE | L_PTE_DIRTY  @ Write and Dirty?
 532         orreq   r2, r2, #PTE_EXT_AP_UNO_SRW     @ yes -> user n/a, system r/w
 533                                                 @ combined with user -> user r/w
 534
 535         @
 536         @ Handle the X bit.  We want to set this bit for the minicache
 537         @ (U = E = B = W = 0, C = 1) or when write allocate is enabled,
 538         @ and we have a writeable, cacheable region.  If we ignore the
 539         @ U and E bits, we can allow user space to use the minicache as
 540         @ well.
 541         @
 542         @  X = (C & ~W & ~B) | (C & W & B & write_allocate)
 543         @
 544         eor     ip, r1, #L_PTE_CACHEABLE
 545         tst     ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 546 #if PTE_CACHE_WRITE_ALLOCATE
 547         eorne   ip, r1, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 548         tstne   ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 549 #endif
 550         orreq   r2, r2, #PTE_EXT_TEX(1)
 551
 552         @
 553         @ Erratum 40: The B bit must be cleared for a user read-only
 554         @ cacheable page.
 555         @
 556         @  B = B & ~(U & C & ~W)
 557         @
 558         and     ip, r1, #L_PTE_USER | L_PTE_WRITE | L_PTE_CACHEABLE
 559         teq     ip, #L_PTE_USER | L_PTE_CACHEABLE
 560         biceq   r2, r2, #PTE_BUFFERABLE
 561
 562         tst     r3, #L_PTE_PRESENT | L_PTE_YOUNG        @ Present and Young?
 563         movne   r2, #0                          @ no -> fault
 564
 565         str     r2, [r0]                        @ hardware version
 566         mov     ip, #0
 567         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
 568         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 569         mov     pc, lr
 570
 571
 572         .ltorg
 573
 574         .align
 575
 576         __INIT
 577
 578         .type   __xscale_setup, #function
 579 __xscale_setup:
 580         mov     r0, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
 581         msr     cpsr_c, r0
 582         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I, D caches & BTB
 583         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 584         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I, D TLBs
 585         mcr     p15, 0, r4, c2, c0, 0           @ load page table pointer
 586         mov     r0, #0x1f                       @ Domains 0, 1 = client
 587         mcr     p15, 0, r0, c3, c0, 0           @ load domain access register
 588         mov     r0, #1                          @ Allow access to CP0 and CP13
 589         orr     r0, r0, #1 << 13                @ Its undefined whether this
 590         mcr     p15, 0, r0, c15, c1, 0          @ affects USR or SVC modes
 591         mrc     p15, 0, r0, c1, c0, 0           @ get control register
 592         bic     r0, r0, #0x0200                 @ .... ..R. .... ....
 593         bic     r0, r0, #0x0002                 @ .... .... .... ..A.
 594         orr     r0, r0, #0x0005                 @ .... .... .... .C.M
 595         orr     r0, r0, #0x3900                 @ ..VI Z..S .... ....
 596         mov     pc, lr
 597         .size   __xscale_setup, . - __xscale_setup
 598
 599         __INITDATA
 600
 601 /*
 602  * Purpose : Function pointers used to access above functions - all calls
 603  *           come through these
 604  */
 605
 606         .type   xscale_processor_functions, #object
 607 ENTRY(xscale_processor_functions)
 608         .word   v5t_early_abort
 609         .word   cpu_xscale_proc_init
 610         .word   cpu_xscale_proc_fin
 611         .word   cpu_xscale_reset
 612         .word   cpu_xscale_do_idle
 613         .word   cpu_xscale_dcache_clean_area
 614         .word   cpu_xscale_switch_mm
 615         .word   cpu_xscale_set_pte
 616         .size   xscale_processor_functions, . - xscale_processor_functions
 617
 618         .section ".rodata"
 619
 620         .type   cpu_arch_name, #object
 621 cpu_arch_name:
 622         .asciz  "armv5te"
 623         .size   cpu_arch_name, . - cpu_arch_name
 624
 625         .type   cpu_elf_name, #object
 626 cpu_elf_name:
 627         .asciz  "v5"
 628         .size   cpu_elf_name, . - cpu_elf_name
 629
 630         .type   cpu_80200_name, #object
 631 cpu_80200_name:
 632         .asciz  "XScale-80200"
 633         .size   cpu_80200_name, . - cpu_80200_name
 634
 635         .type   cpu_80321_name, #object
 636 cpu_80321_name:
 637         .asciz  "XScale-IOP80321"
 638         .size   cpu_80321_name, . - cpu_80321_name
 639
 640         .type   cpu_pxa250_name, #object
 641 cpu_pxa250_name:
 642         .asciz  "XScale-PXA250"
 643         .size   cpu_pxa250_name, . - cpu_pxa250_name
 644
 645         .type   cpu_pxa210_name, #object
 646 cpu_pxa210_name:
 647         .asciz  "XScale-PXA210"
 648         .size   cpu_pxa210_name, . - cpu_pxa210_name
 649
 650         .type   cpu_ixp42x_name, #object
 651 cpu_ixp42x_name:
 652         .asciz  "XScale-IXP42x Family"
 653         .size   cpu_ixp42x_name, . - cpu_ixp42x_name
 654
 655         .type   cpu_pxa255_name, #object
 656 cpu_pxa255_name:
 657         .asciz  "XScale-PXA255"
 658         .size   cpu_pxa255_name, . - cpu_pxa255_name
 659
 660         .type   cpu_pxa270_name, #object
 661 cpu_pxa270_name:
 662         .asciz  "XScale-PXA270"
 663         .size   cpu_pxa270_name, . - cpu_pxa270_name
 664
 665         .align
 666
 667         .section ".proc.info", #alloc, #execinstr
 668
 669         .type   __80200_proc_info,#object
 670 __80200_proc_info:
 671         .long   0x69052000
 672         .long   0xfffffff0
 673         .long   0x00000c0e
 674         b       __xscale_setup
 675         .long   cpu_arch_name
 676         .long   cpu_elf_name
 677         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 678         .long   cpu_80200_name
 679         .long   xscale_processor_functions
 680         .long   v4wbi_tlb_fns
 681         .long   xscale_mc_user_fns
 682         .long   xscale_cache_fns
 683         .size   __80200_proc_info, . - __80200_proc_info
 684
 685         .type   __80321_proc_info,#object
 686 __80321_proc_info:
 687         .long   0x69052420
 688         .long   0xfffff7e0
 689         .long   0x00000c0e
 690         b       __xscale_setup
 691         .long   cpu_arch_name
 692         .long   cpu_elf_name
 693         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 694         .long   cpu_80321_name
 695         .long   xscale_processor_functions
 696         .long   v4wbi_tlb_fns
 697         .long   xscale_mc_user_fns
 698         .long   xscale_cache_fns
 699         .size   __80321_proc_info, . - __80321_proc_info
 700
 701         .type   __pxa250_proc_info,#object
 702 __pxa250_proc_info:
 703         .long   0x69052100
 704         .long   0xfffff7f0
 705         .long   0x00000c0e
 706         b       __xscale_setup
 707         .long   cpu_arch_name
 708         .long   cpu_elf_name
 709         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 710         .long   cpu_pxa250_name
 711         .long   xscale_processor_functions
 712         .long   v4wbi_tlb_fns
 713         .long   xscale_mc_user_fns
 714         .long   xscale_cache_fns
 715         .size   __pxa250_proc_info, . - __pxa250_proc_info
 716
 717         .type   __pxa210_proc_info,#object
 718 __pxa210_proc_info:
 719         .long   0x69052120
 720         .long   0xfffff3f0
 721         .long   0x00000c0e
 722         b       __xscale_setup
 723         .long   cpu_arch_name
 724         .long   cpu_elf_name
 725         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 726         .long   cpu_pxa210_name
 727         .long   xscale_processor_functions
 728         .long   v4wbi_tlb_fns
 729         .long   xscale_mc_user_fns
 730         .long   xscale_cache_fns
 731         .size   __pxa210_proc_info, . - __pxa210_proc_info
 732
 733         .type   __ixp42x_proc_info, #object
 734 __ixp42x_proc_info:
 735         .long   0x690541c0
 736         .long   0xffffffc0
 737         .long   0x00000c0e
 738         b       __xscale_setup
 739         .long   cpu_arch_name
 740         .long   cpu_elf_name
 741         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 742         .long   cpu_ixp42x_name
 743         .long   xscale_processor_functions
 744         .long   v4wbi_tlb_fns
 745         .long   xscale_mc_user_fns
 746         .long   xscale_cache_fns
 747         .size   __ixp42x_proc_info, . - __ixp42x_proc_info
 748
 749         .type   __pxa255_proc_info,#object
 750 __pxa255_proc_info:
 751         .long   0x69052d00
 752         .long   0xfffffff0
 753         .long   0x00000c0e
 754         b       __xscale_setup
 755         .long   cpu_arch_name
 756         .long   cpu_elf_name
 757         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 758         .long   cpu_pxa255_name
 759         .long   xscale_processor_functions
 760         .long   v4wbi_tlb_fns
 761         .long   xscale_mc_user_fns
 762         .long   xscale_cache_fns
 763         .size   __pxa255_proc_info, . - __pxa255_proc_info
 764
 765         .type   __pxa270_proc_info,#object
 766 __pxa270_proc_info:
 767         .long   0x69054110
 768         .long   0xfffffff0
 769         .long   0x00000c0e
 770         b       __xscale_setup
 771         .long   cpu_arch_name
 772         .long   cpu_elf_name
 773         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 774         .long   cpu_pxa270_name
 775         .long   xscale_processor_functions
 776         .long   v4wbi_tlb_fns
 777         .long   xscale_mc_user_fns
 778         .long   xscale_cache_fns
 779         .size   __pxa270_proc_info, . - __pxa270_proc_info
 780