arch/i386/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/config.h>
  18 #include <linux/init.h>
  19
  20 #include <linux/mm.h>
  21 #include <linux/irq.h>
  22 #include <linux/delay.h>
  23 #include <linux/bootmem.h>
  24 #include <linux/smp_lock.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/mc146818rtc.h>
  27 #include <linux/kernel_stat.h>
  28 #include <linux/sysdev.h>
  29
  30 #include <asm/atomic.h>
  31 #include <asm/smp.h>
  32 #include <asm/mtrr.h>
  33 #include <asm/mpspec.h>
  34 #include <asm/desc.h>
  35 #include <asm/arch_hooks.h>
  36 #include <asm/hpet.h>
  37
  38 #include <mach_apic.h>
  39
  40 #include "io_ports.h"
  41
  42 static void apic_pm_activate(void);
  43
  44 void __init apic_intr_init(void)
  45 {
  46 #ifdef CONFIG_SMP
  47         smp_intr_init();
  48 #endif
  49         /* self generated IPI for local APIC timer */
  50         set_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
  51
  52         /* IPI vectors for APIC spurious and error interrupts */
  53         set_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
  54         set_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
  55
  56         /* thermal monitor LVT interrupt */
  57 #ifdef CONFIG_X86_MCE_P4THERMAL
  58         set_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
  59 #endif
  60 }
  61
  62 /* Using APIC to generate smp_local_timer_interrupt? */
  63 int using_apic_timer = 0;
  64
  65 static DEFINE_PER_CPU(int, prof_multiplier) = 1;
  66 static DEFINE_PER_CPU(int, prof_old_multiplier) = 1;
  67 static DEFINE_PER_CPU(int, prof_counter) = 1;
  68
  69 static int enabled_via_apicbase;
  70
  71 void enable_NMI_through_LVT0 (void * dummy)
  72 {
  73         unsigned int v, ver;
  74
  75         ver = apic_read(APIC_LVR);
  76         ver = GET_APIC_VERSION(ver);
  77         v = APIC_DM_NMI;                        /* unmask and set to NMI */
  78         if (!APIC_INTEGRATED(ver))              /* 82489DX */
  79                 v |= APIC_LVT_LEVEL_TRIGGER;
  80         apic_write_around(APIC_LVT0, v);
  81 }
  82
  83 int get_physical_broadcast(void)
  84 {
  85         unsigned int lvr, version;
  86         lvr = apic_read(APIC_LVR);
  87         version = GET_APIC_VERSION(lvr);
  88         if (version >= 0x14)
  89                 return 0xff;
  90         else
  91                 return 0xf;
  92 }
  93
  94 int get_maxlvt(void)
  95 {
  96         unsigned int v, ver, maxlvt;
  97
  98         v = apic_read(APIC_LVR);
  99         ver = GET_APIC_VERSION(v);
 100         /* 82489DXs do not report # of LVT entries. */
 101         maxlvt = APIC_INTEGRATED(ver) ? GET_APIC_MAXLVT(v) : 2;
 102         return maxlvt;
 103 }
 104
 105 void clear_local_APIC(void)
 106 {
 107         int maxlvt;
 108         unsigned long v;
 109
 110         maxlvt = get_maxlvt();
 111
 112         /*
 113          * Masking an LVT entry on a P6 can trigger a local APIC error
 114          * if the vector is zero. Mask LVTERR first to prevent this.
 115          */
 116         if (maxlvt >= 3) {
 117                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 118                 apic_write_around(APIC_LVTERR, v | APIC_LVT_MASKED);
 119         }
 120         /*
 121          * Careful: we have to set masks only first to deassert
 122          * any level-triggered sources.
 123          */
 124         v = apic_read(APIC_LVTT);
 125         apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
 126         v = apic_read(APIC_LVT0);
 127         apic_write_around(APIC_LVT0, v | APIC_LVT_MASKED);
 128         v = apic_read(APIC_LVT1);
 129         apic_write_around(APIC_LVT1, v | APIC_LVT_MASKED);
 130         if (maxlvt >= 4) {
 131                 v = apic_read(APIC_LVTPC);
 132                 apic_write_around(APIC_LVTPC, v | APIC_LVT_MASKED);
 133         }
 134
 135 /* lets not touch this if we didn't frob it */
 136 #ifdef CONFIG_X86_MCE_P4THERMAL
 137         if (maxlvt >= 5) {
 138                 v = apic_read(APIC_LVTTHMR);
 139                 apic_write_around(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 140         }
 141 #endif
 142         /*
 143          * Clean APIC state for other OSs:
 144          */
 145         apic_write_around(APIC_LVTT, APIC_LVT_MASKED);
 146         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
 147         apic_write_around(APIC_LVT1, APIC_LVT_MASKED);
 148         if (maxlvt >= 3)
 149                 apic_write_around(APIC_LVTERR, APIC_LVT_MASKED);
 150         if (maxlvt >= 4)
 151                 apic_write_around(APIC_LVTPC, APIC_LVT_MASKED);
 152
 153 #ifdef CONFIG_X86_MCE_P4THERMAL
 154         if (maxlvt >= 5)
 155                 apic_write_around(APIC_LVTTHMR, APIC_LVT_MASKED);
 156 #endif
 157         v = GET_APIC_VERSION(apic_read(APIC_LVR));
 158         if (APIC_INTEGRATED(v)) {       /* !82489DX */
 159                 if (maxlvt > 3)         /* Due to Pentium errata 3AP and 11AP. */
 160                         apic_write(APIC_ESR, 0);
 161                 apic_read(APIC_ESR);
 162         }
 163 }
 164
 165 void __init connect_bsp_APIC(void)
 166 {
 167         if (pic_mode) {
 168                 /*
 169                  * Do not trust the local APIC being empty at bootup.
 170                  */
 171                 clear_local_APIC();
 172                 /*
 173                  * PIC mode, enable APIC mode in the IMCR, i.e.
 174                  * connect BSP's local APIC to INT and NMI lines.
 175                  */
 176                 printk("leaving PIC mode, enabling APIC mode.\n");
 177                 outb(0x70, 0x22);
 178                 outb(0x01, 0x23);
 179         }
 180         enable_apic_mode();
 181 }
 182
 183 void disconnect_bsp_APIC(void)
 184 {
 185         if (pic_mode) {
 186                 /*
 187                  * Put the board back into PIC mode (has an effect
 188                  * only on certain older boards).  Note that APIC
 189                  * interrupts, including IPIs, won't work beyond
 190                  * this point!  The only exception are INIT IPIs.
 191                  */
 192                 printk("disabling APIC mode, entering PIC mode.\n");
 193                 outb(0x70, 0x22);
 194                 outb(0x00, 0x23);
 195         }
 196 }
 197
 198 void disable_local_APIC(void)
 199 {
 200         unsigned long value;
 201
 202         clear_local_APIC();
 203
 204         /*
 205          * Disable APIC (implies clearing of registers
 206          * for 82489DX!).
 207          */
 208         value = apic_read(APIC_SPIV);
 209         value &= ~APIC_SPIV_APIC_ENABLED;
 210         apic_write_around(APIC_SPIV, value);
 211
 212         if (enabled_via_apicbase) {
 213                 unsigned int l, h;
 214                 rdmsr(MSR_IA32_APICBASE, l, h);
 215                 l &= ~MSR_IA32_APICBASE_ENABLE;
 216                 wrmsr(MSR_IA32_APICBASE, l, h);
 217         }
 218 }
 219
 220 /*
 221  * This is to verify that we're looking at a real local APIC.
 222  * Check these against your board if the CPUs aren't getting
 223  * started for no apparent reason.
 224  */
 225 int __init verify_local_APIC(void)
 226 {
 227         unsigned int reg0, reg1;
 228
 229         /*
 230          * The version register is read-only in a real APIC.
 231          */
 232         reg0 = apic_read(APIC_LVR);
 233         Dprintk("Getting VERSION: %x\n", reg0);
 234         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 235         reg1 = apic_read(APIC_LVR);
 236         Dprintk("Getting VERSION: %x\n", reg1);
 237
 238         /*
 239          * The two version reads above should print the same
 240          * numbers.  If the second one is different, then we
 241          * poke at a non-APIC.
 242          */
 243         if (reg1 != reg0)
 244                 return 0;
 245
 246         /*
 247          * Check if the version looks reasonably.
 248          */
 249         reg1 = GET_APIC_VERSION(reg0);
 250         if (reg1 == 0x00 || reg1 == 0xff)
 251                 return 0;
 252         reg1 = get_maxlvt();
 253         if (reg1 < 0x02 || reg1 == 0xff)
 254                 return 0;
 255
 256         /*
 257          * The ID register is read/write in a real APIC.
 258          */
 259         reg0 = apic_read(APIC_ID);
 260         Dprintk("Getting ID: %x\n", reg0);
 261
 262         /*
 263          * The next two are just to see if we have sane values.
 264          * They're only really relevant if we're in Virtual Wire
 265          * compatibility mode, but most boxes are anymore.
 266          */
 267         reg0 = apic_read(APIC_LVT0);
 268         Dprintk("Getting LVT0: %x\n", reg0);
 269         reg1 = apic_read(APIC_LVT1);
 270         Dprintk("Getting LVT1: %x\n", reg1);
 271
 272         return 1;
 273 }
 274
 275 void __init sync_Arb_IDs(void)
 276 {
 277         /*
 278          * Wait for idle.
 279          */
 280         apic_wait_icr_idle();
 281
 282         Dprintk("Synchronizing Arb IDs.\n");
 283         apic_write_around(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 284                                 | APIC_DM_INIT);
 285 }
 286
 287 extern void __error_in_apic_c (void);
 288
 289 /*
 290  * An initial setup of the virtual wire mode.
 291  */
 292 void __init init_bsp_APIC(void)
 293 {
 294         unsigned long value, ver;
 295
 296         /*
 297          * Don't do the setup now if we have a SMP BIOS as the
 298          * through-I/O-APIC virtual wire mode might be active.
 299          */
 300         if (smp_found_config || !cpu_has_apic)
 301                 return;
 302
 303         value = apic_read(APIC_LVR);
 304         ver = GET_APIC_VERSION(value);
 305
 306         /*
 307          * Do not trust the local APIC being empty at bootup.
 308          */
 309         clear_local_APIC();
 310
 311         /*
 312          * Enable APIC.
 313          */
 314         value = apic_read(APIC_SPIV);
 315         value &= ~APIC_VECTOR_MASK;
 316         value |= APIC_SPIV_APIC_ENABLED;
 317
 318         /* This bit is reserved on P4/Xeon and should be cleared */
 319         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) && (boot_cpu_data.x86 == 15))
 320                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 321         else
 322                 value |= APIC_SPIV_FOCUS_DISABLED;
 323         value |= SPURIOUS_APIC_VECTOR;
 324         apic_write_around(APIC_SPIV, value);
 325
 326         /*
 327          * Set up the virtual wire mode.
 328          */
 329         apic_write_around(APIC_LVT0, APIC_DM_EXTINT);
 330         value = APIC_DM_NMI;
 331         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 332                 value |= APIC_LVT_LEVEL_TRIGGER;
 333         apic_write_around(APIC_LVT1, value);
 334 }
 335
 336 void __init setup_local_APIC (void)
 337 {
 338         unsigned long value, ver, maxlvt;
 339
 340         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 341         if (esr_disable) {
 342                 apic_write(APIC_ESR, 0);
 343                 apic_write(APIC_ESR, 0);
 344                 apic_write(APIC_ESR, 0);
 345                 apic_write(APIC_ESR, 0);
 346         }
 347
 348         value = apic_read(APIC_LVR);
 349         ver = GET_APIC_VERSION(value);
 350
 351         if ((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f)
 352                 __error_in_apic_c();
 353
 354         /*
 355          * Double-check whether this APIC is really registered.
 356          */
 357         if (!apic_id_registered())
 358                 BUG();
 359
 360         /*
 361          * Intel recommends to set DFR, LDR and TPR before enabling
 362          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 363          * document number 292116).  So here it goes...
 364          */
 365         init_apic_ldr();
 366
 367         /*
 368          * Set Task Priority to 'accept all'. We never change this
 369          * later on.
 370          */
 371         value = apic_read(APIC_TASKPRI);
 372         value &= ~APIC_TPRI_MASK;
 373         apic_write_around(APIC_TASKPRI, value);
 374
 375         /*
 376          * Now that we are all set up, enable the APIC
 377          */
 378         value = apic_read(APIC_SPIV);
 379         value &= ~APIC_VECTOR_MASK;
 380         /*
 381          * Enable APIC
 382          */
 383         value |= APIC_SPIV_APIC_ENABLED;
 384
 385         /*
 386          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
 387          * certain networking cards. If high frequency interrupts are
 388          * happening on a particular IOAPIC pin, plus the IOAPIC routing
 389          * entry is masked/unmasked at a high rate as well then sooner or
 390          * later IOAPIC line gets 'stuck', no more interrupts are received
 391          * from the device. If focus CPU is disabled then the hang goes
 392          * away, oh well :-(
 393          *
 394          * [ This bug can be reproduced easily with a level-triggered
 395          *   PCI Ne2000 networking cards and PII/PIII processors, dual
 396          *   BX chipset. ]
 397          */
 398         /*
 399          * Actually disabling the focus CPU check just makes the hang less
 400          * frequent as it makes the interrupt distributon model be more
 401          * like LRU than MRU (the short-term load is more even across CPUs).
 402          * See also the comment in end_level_ioapic_irq().  --macro
 403          */
 404 #if 1
 405         /* Enable focus processor (bit==0) */
 406         value &= ~APIC_SPIV_FOCUS_DISABLED;
 407 #else
 408         /* Disable focus processor (bit==1) */
 409         value |= APIC_SPIV_FOCUS_DISABLED;
 410 #endif
 411         /*
 412          * Set spurious IRQ vector
 413          */
 414         value |= SPURIOUS_APIC_VECTOR;
 415         apic_write_around(APIC_SPIV, value);
 416
 417         /*
 418          * Set up LVT0, LVT1:
 419          *
 420          * set up through-local-APIC on the BP's LINT0. This is not
 421          * strictly necessery in pure symmetric-IO mode, but sometimes
 422          * we delegate interrupts to the 8259A.
 423          */
 424         /*
 425          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 426          */
 427         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 428         if (!smp_processor_id() && (pic_mode || !value)) {
 429                 value = APIC_DM_EXTINT;
 430                 printk("enabled ExtINT on CPU#%d\n", smp_processor_id());
 431         } else {
 432                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 433                 printk("masked ExtINT on CPU#%d\n", smp_processor_id());
 434         }
 435         apic_write_around(APIC_LVT0, value);
 436
 437         /*
 438          * only the BP should see the LINT1 NMI signal, obviously.
 439          */
 440         if (!smp_processor_id())
 441                 value = APIC_DM_NMI;
 442         else
 443                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 444         if (!APIC_INTEGRATED(ver))              /* 82489DX */
 445                 value |= APIC_LVT_LEVEL_TRIGGER;
 446         apic_write_around(APIC_LVT1, value);
 447
 448         if (APIC_INTEGRATED(ver) && !esr_disable) {             /* !82489DX */
 449                 maxlvt = get_maxlvt();
 450                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 451                         apic_write(APIC_ESR, 0);
 452                 value = apic_read(APIC_ESR);
 453                 printk("ESR value before enabling vector: %08lx\n", value);
 454
 455                 value = ERROR_APIC_VECTOR;      // enables sending errors
 456                 apic_write_around(APIC_LVTERR, value);
 457                 /*
 458                  * spec says clear errors after enabling vector.
 459                  */
 460                 if (maxlvt > 3)
 461                         apic_write(APIC_ESR, 0);
 462                 value = apic_read(APIC_ESR);
 463                 printk("ESR value after enabling vector: %08lx\n", value);
 464         } else {
 465                 if (esr_disable)
 466                         /*
 467                          * Something untraceble is creating bad interrupts on
 468                          * secondary quads ... for the moment, just leave the
 469                          * ESR disabled - we can't do anything useful with the
 470                          * errors anyway - mbligh
 471                          */
 472                         printk("Leaving ESR disabled.\n");
 473                 else
 474                         printk("No ESR for 82489DX.\n");
 475         }
 476
 477         if (nmi_watchdog == NMI_LOCAL_APIC)
 478                 setup_apic_nmi_watchdog();
 479         apic_pm_activate();
 480 }
 481
 482 #ifdef CONFIG_PM
 483
 484 static struct {
 485         /* 'active' is true if the local APIC was enabled by us and
 486            not the BIOS; this signifies that we are also responsible
 487            for disabling it before entering apm/acpi suspend */
 488         int active;
 489         /* r/w apic fields */
 490         unsigned int apic_id;
 491         unsigned int apic_taskpri;
 492         unsigned int apic_ldr;
 493         unsigned int apic_dfr;
 494         unsigned int apic_spiv;
 495         unsigned int apic_lvtt;
 496         unsigned int apic_lvtpc;
 497         unsigned int apic_lvt0;
 498         unsigned int apic_lvt1;
 499         unsigned int apic_lvterr;
 500         unsigned int apic_tmict;
 501         unsigned int apic_tdcr;
 502         unsigned int apic_thmr;
 503 } apic_pm_state;
 504
 505 static int lapic_suspend(struct sys_device *dev, u32 state)
 506 {
 507         unsigned long flags;
 508
 509         if (!apic_pm_state.active)
 510                 return 0;
 511
 512         apic_pm_state.apic_id = apic_read(APIC_ID);
 513         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
 514         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
 515         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
 516         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
 517         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
 518         apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
 519         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
 520         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
 521         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
 522         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
 523         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
 524         apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
 525
 526         local_irq_save(flags);
 527         disable_local_APIC();
 528         local_irq_restore(flags);
 529         return 0;
 530 }
 531
 532 static int lapic_resume(struct sys_device *dev)
 533 {
 534         unsigned int l, h;
 535         unsigned long flags;
 536
 537         if (!apic_pm_state.active)
 538                 return 0;
 539
 540         local_irq_save(flags);
 541
 542         /*
 543          * Make sure the APICBASE points to the right address
 544          *
 545          * FIXME! This will be wrong if we ever support suspend on
 546          * SMP! We'll need to do this as part of the CPU restore!
 547          */
 548         rdmsr(MSR_IA32_APICBASE, l, h);
 549         l &= ~MSR_IA32_APICBASE_BASE;
 550         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
 551         wrmsr(MSR_IA32_APICBASE, l, h);
 552
 553         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
 554         apic_write(APIC_ID, apic_pm_state.apic_id);
 555         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
 556         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
 557         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
 558         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
 559         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
 560         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
 561         apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
 562         apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
 563         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
 564         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
 565         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
 566         apic_write(APIC_ESR, 0);
 567         apic_read(APIC_ESR);
 568         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
 569         apic_write(APIC_ESR, 0);
 570         apic_read(APIC_ESR);
 571         local_irq_restore(flags);
 572         return 0;
 573 }
 574
 575
 576 static struct sysdev_class lapic_sysclass = {
 577         set_kset_name("lapic"),
 578         .resume         = lapic_resume,
 579         .suspend        = lapic_suspend,
 580 };
 581
 582 static struct sys_device device_lapic = {
 583         .id     = 0,
 584         .cls    = &lapic_sysclass,
 585 };
 586
 587 static void __init apic_pm_activate(void)
 588 {
 589         apic_pm_state.active = 1;
 590 }
 591
 592 static int __init init_lapic_sysfs(void)
 593 {
 594         int error;
 595
 596         if (!cpu_has_apic)
 597                 return 0;
 598         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
 599
 600         error = sysdev_class_register(&lapic_sysclass);
 601         if (!error)
 602                 error = sysdev_register(&device_lapic);
 603         return error;
 604 }
 605 device_initcall(init_lapic_sysfs);
 606
 607 #else   /* CONFIG_PM */
 608
 609 static void apic_pm_activate(void) { }
 610
 611 #endif  /* CONFIG_PM */
 612
 613 /*
 614  * Detect and enable local APICs on non-SMP boards.
 615  * Original code written by Keir Fraser.
 616  */
 617
 618 /*
 619  * Knob to control our willingness to enable the local APIC.
 620  */
 621 int enable_local_apic __initdata = 0; /* -1=force-disable, +1=force-enable */
 622
 623 static int __init lapic_disable(char *str)
 624 {
 625         enable_local_apic = -1;
 626         clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 627         return 0;
 628 }
 629 __setup("nolapic", lapic_disable);
 630
 631 static int __init lapic_enable(char *str)
 632 {
 633         enable_local_apic = 1;
 634         return 0;
 635 }
 636 __setup("lapic", lapic_enable);
 637
 638 static int __init detect_init_APIC (void)
 639 {
 640         u32 h, l, features;
 641         extern void get_cpu_vendor(struct cpuinfo_x86*);
 642
 643         /* Disabled by DMI scan or kernel option? */
 644         if (enable_local_apic < 0)
 645                 return -1;
 646
 647         /* Workaround for us being called before identify_cpu(). */
 648         get_cpu_vendor(&boot_cpu_data);
 649
 650         switch (boot_cpu_data.x86_vendor) {
 651         case X86_VENDOR_AMD:
 652                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
 653                     (boot_cpu_data.x86 == 15))
 654                         break;
 655                 goto no_apic;
 656         case X86_VENDOR_INTEL:
 657                 if (boot_cpu_data.x86 == 6 ||
 658                     (boot_cpu_data.x86 == 15 && (cpu_has_apic || enable_local_apic > 0)) ||
 659                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
 660                         break;
 661                 goto no_apic;
 662         default:
 663                 goto no_apic;
 664         }
 665
 666         if (!cpu_has_apic) {
 667                 /*
 668                  * Some BIOSes disable the local APIC in the
 669                  * APIC_BASE MSR. This can only be done in
 670                  * software for Intel P6 and AMD K7 (Model > 1).
 671                  */
 672                 rdmsr(MSR_IA32_APICBASE, l, h);
 673                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
 674                         printk("Local APIC disabled by BIOS -- reenabling.\n");
 675                         l &= ~MSR_IA32_APICBASE_BASE;
 676                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
 677                         wrmsr(MSR_IA32_APICBASE, l, h);
 678                         enabled_via_apicbase = 1;
 679                 }
 680         }
 681         /*
 682          * The APIC feature bit should now be enabled
 683          * in `cpuid'
 684          */
 685         features = cpuid_edx(1);
 686         if (!(features & (1 << X86_FEATURE_APIC))) {
 687                 printk("Could not enable APIC!\n");
 688                 return -1;
 689         }
 690         set_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
 691         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 692
 693         /* The BIOS may have set up the APIC at some other address */
 694         rdmsr(MSR_IA32_APICBASE, l, h);
 695         if (l & MSR_IA32_APICBASE_ENABLE)
 696                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
 697
 698         if (nmi_watchdog != NMI_NONE)
 699                 nmi_watchdog = NMI_LOCAL_APIC;
 700
 701         printk("Found and enabled local APIC!\n");
 702
 703         apic_pm_activate();
 704
 705         return 0;
 706
 707 no_apic:
 708         printk("No local APIC present or hardware disabled\n");
 709         return -1;
 710 }
 711
 712 void __init init_apic_mappings(void)
 713 {
 714         unsigned long apic_phys;
 715
 716         /*
 717          * If no local APIC can be found then set up a fake all
 718          * zeroes page to simulate the local APIC and another
 719          * one for the IO-APIC.
 720          */
 721         if (!smp_found_config && detect_init_APIC()) {
 722                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 723                 apic_phys = __pa(apic_phys);
 724         } else
 725                 apic_phys = mp_lapic_addr;
 726
 727         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 728         Dprintk("mapped APIC to %08lx (%08lx)\n", APIC_BASE, apic_phys);
 729
 730         /*
 731          * Fetch the APIC ID of the BSP in case we have a
 732          * default configuration (or the MP table is broken).
 733          */
 734         if (boot_cpu_physical_apicid == -1U)
 735                 boot_cpu_physical_apicid = GET_APIC_ID(apic_read(APIC_ID));
 736
 737 #ifdef CONFIG_X86_IO_APIC
 738         {
 739                 unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
 740                 int i;
 741
 742                 for (i = 0; i < nr_ioapics; i++) {
 743                         if (smp_found_config) {
 744                                 ioapic_phys = mp_ioapics[i].mpc_apicaddr;
 745                                 if (!ioapic_phys) {
 746                                         printk(KERN_ERR "WARNING: bogus zero IO-APIC address found in MPTABLE, disabling IO/APIC support!\n");
 747
 748                                         smp_found_config = 0;
 749                                         skip_ioapic_setup = 1;
 750                                         goto fake_ioapic_page;
 751                                 }
 752                         } else {
 753 fake_ioapic_page:
 754                                 ioapic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 755                                 ioapic_phys = __pa(ioapic_phys);
 756                         }
 757                         set_fixmap_nocache(idx, ioapic_phys);
 758                         Dprintk("mapped IOAPIC to %08lx (%08lx)\n",
 759                                         __fix_to_virt(idx), ioapic_phys);
 760                         idx++;
 761                 }
 762         }
 763 #endif
 764 }
 765
 766 /*
 767  * This part sets up the APIC 32 bit clock in LVTT1, with HZ interrupts
 768  * per second. We assume that the caller has already set up the local
 769  * APIC.
 770  *
 771  * The APIC timer is not exactly sync with the external timer chip, it
 772  * closely follows bus clocks.
 773  */
 774
 775 /*
 776  * The timer chip is already set up at HZ interrupts per second here,
 777  * but we do not accept timer interrupts yet. We only allow the BP
 778  * to calibrate.
 779  */
 780 static unsigned int __init get_8254_timer_count(void)
 781 {
 782         extern spinlock_t i8253_lock;
 783         unsigned long flags;
 784
 785         unsigned int count;
 786
 787         spin_lock_irqsave(&i8253_lock, flags);
 788
 789         outb_p(0x00, PIT_MODE);
 790         count = inb_p(PIT_CH0);
 791         count |= inb_p(PIT_CH0) << 8;
 792
 793         spin_unlock_irqrestore(&i8253_lock, flags);
 794
 795         return count;
 796 }
 797
 798 /* next tick in 8254 can be caught by catching timer wraparound */
 799 static void __init wait_8254_wraparound(void)
 800 {
 801         unsigned int curr_count, prev_count=~0;
 802         int delta;
 803
 804         curr_count = get_8254_timer_count();
 805
 806         do {
 807                 prev_count = curr_count;
 808                 curr_count = get_8254_timer_count();
 809                 delta = curr_count-prev_count;
 810
 811         /*
 812          * This limit for delta seems arbitrary, but it isn't, it's
 813          * slightly above the level of error a buggy Mercury/Neptune
 814          * chipset timer can cause.
 815          */
 816
 817         } while (delta < 300);
 818 }
 819
 820 /*
 821  * Default initialization for 8254 timers. If we use other timers like HPET,
 822  * we override this later
 823  */
 824 void (*wait_timer_tick)(void) = wait_8254_wraparound;
 825
 826 /*
 827  * This function sets up the local APIC timer, with a timeout of
 828  * 'clocks' APIC bus clock. During calibration we actually call
 829  * this function twice on the boot CPU, once with a bogus timeout
 830  * value, second time for real. The other (noncalibrating) CPUs
 831  * call this function only once, with the real, calibrated value.
 832  *
 833  * We do reads before writes even if unnecessary, to get around the
 834  * P5 APIC double write bug.
 835  */
 836
 837 #define APIC_DIVISOR 16
 838
 839 void __setup_APIC_LVTT(unsigned int clocks)
 840 {
 841         unsigned int lvtt_value, tmp_value, ver;
 842
 843         ver = GET_APIC_VERSION(apic_read(APIC_LVR));
 844         lvtt_value = APIC_LVT_TIMER_PERIODIC | LOCAL_TIMER_VECTOR;
 845         if (!APIC_INTEGRATED(ver))
 846                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 847         apic_write_around(APIC_LVTT, lvtt_value);
 848
 849         /*
 850          * Divide PICLK by 16
 851          */
 852         tmp_value = apic_read(APIC_TDCR);
 853         apic_write_around(APIC_TDCR, (tmp_value
 854                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 855                                 | APIC_TDR_DIV_16);
 856
 857         apic_write_around(APIC_TMICT, clocks/APIC_DIVISOR);
 858 }
 859
 860 static void setup_APIC_timer(unsigned int clocks)
 861 {
 862         unsigned long flags;
 863
 864         local_irq_save(flags);
 865
 866         /*
 867          * Wait for IRQ0's slice:
 868          */
 869         wait_timer_tick();
 870
 871         __setup_APIC_LVTT(clocks);
 872
 873         local_irq_restore(flags);
 874 }
 875
 876 /*
 877  * In this function we calibrate APIC bus clocks to the external
 878  * timer. Unfortunately we cannot use jiffies and the timer irq
 879  * to calibrate, since some later bootup code depends on getting
 880  * the first irq? Ugh.
 881  *
 882  * We want to do the calibration only once since we
 883  * want to have local timer irqs syncron. CPUs connected
 884  * by the same APIC bus have the very same bus frequency.
 885  * And we want to have irqs off anyways, no accidental
 886  * APIC irq that way.
 887  */
 888
 889 int __init calibrate_APIC_clock(void)
 890 {
 891         unsigned long long t1 = 0, t2 = 0;
 892         long tt1, tt2;
 893         long result;
 894         int i;
 895         const int LOOPS = HZ/10;
 896
 897         printk("calibrating APIC timer ...\n");
 898
 899         /*
 900          * Put whatever arbitrary (but long enough) timeout
 901          * value into the APIC clock, we just want to get the
 902          * counter running for calibration.
 903          */
 904         __setup_APIC_LVTT(1000000000);
 905
 906         /*
 907          * The timer chip counts down to zero. Let's wait
 908          * for a wraparound to start exact measurement:
 909          * (the current tick might have been already half done)
 910          */
 911
 912         wait_timer_tick();
 913
 914         /*
 915          * We wrapped around just now. Let's start:
 916          */
 917         if (cpu_has_tsc)
 918                 rdtscll(t1);
 919         tt1 = apic_read(APIC_TMCCT);
 920
 921         /*
 922          * Let's wait LOOPS wraprounds:
 923          */
 924         for (i = 0; i < LOOPS; i++)
 925                 wait_timer_tick();
 926
 927         tt2 = apic_read(APIC_TMCCT);
 928         if (cpu_has_tsc)
 929                 rdtscll(t2);
 930
 931         /*
 932          * The APIC bus clock counter is 32 bits only, it
 933          * might have overflown, but note that we use signed
 934          * longs, thus no extra care needed.
 935          *
 936          * underflown to be exact, as the timer counts down ;)
 937          */
 938
 939         result = (tt1-tt2)*APIC_DIVISOR/LOOPS;
 940
 941         if (cpu_has_tsc)
 942                 printk("..... CPU clock speed is %ld.%04ld MHz.\n",
 943                         ((long)(t2-t1)/LOOPS)/(1000000/HZ),
 944                         ((long)(t2-t1)/LOOPS)%(1000000/HZ));
 945
 946         printk("..... host bus clock speed is %ld.%04ld MHz.\n",
 947                 result/(1000000/HZ),
 948                 result%(1000000/HZ));
 949
 950         return result;
 951 }
 952
 953 static unsigned int calibration_result;
 954
 955 void __init setup_boot_APIC_clock(void)
 956 {
 957         printk("Using local APIC timer interrupts.\n");
 958         using_apic_timer = 1;
 959
 960         local_irq_disable();
 961
 962         calibration_result = calibrate_APIC_clock();
 963         /*
 964          * Now set up the timer for real.
 965          */
 966         setup_APIC_timer(calibration_result);
 967
 968         local_irq_enable();
 969 }
 970
 971 void __init setup_secondary_APIC_clock(void)
 972 {
 973         local_irq_disable(); /* FIXME: Do we need this? --RR */
 974         setup_APIC_timer(calibration_result);
 975         local_irq_enable();
 976 }
 977
 978 void __init disable_APIC_timer(void)
 979 {
 980         if (using_apic_timer) {
 981                 unsigned long v;
 982
 983                 v = apic_read(APIC_LVTT);
 984                 apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
 985         }
 986 }
 987
 988 void enable_APIC_timer(void)
 989 {
 990         if (using_apic_timer) {
 991                 unsigned long v;
 992
 993                 v = apic_read(APIC_LVTT);
 994                 apic_write_around(APIC_LVTT, v & ~APIC_LVT_MASKED);
 995         }
 996 }
 997
 998 /*
 999  * the frequency of the profiling timer can be changed
1000  * by writing a multiplier value into /proc/profile.
1001  */
1002 int setup_profiling_timer(unsigned int multiplier)
1003 {
1004         int i;
1005
1006         /*
1007          * Sanity check. [at least 500 APIC cycles should be
1008          * between APIC interrupts as a rule of thumb, to avoid
1009          * irqs flooding us]
1010          */
1011         if ( (!multiplier) || (calibration_result/multiplier < 500))
1012                 return -EINVAL;
1013
1014         /*
1015          * Set the new multiplier for each CPU. CPUs don't start using the
1016          * new values until the next timer interrupt in which they do process
1017          * accounting. At that time they also adjust their APIC timers
1018          * accordingly.
1019          */
1020         for (i = 0; i < NR_CPUS; ++i)
1021                 per_cpu(prof_multiplier, i) = multiplier;
1022
1023         return 0;
1024 }
1025
1026 #undef APIC_DIVISOR
1027
1028 /*
1029  * Local timer interrupt handler. It does both profiling and
1030  * process statistics/rescheduling.
1031  *
1032  * We do profiling in every local tick, statistics/rescheduling
1033  * happen only every 'profiling multiplier' ticks. The default
1034  * multiplier is 1 and it can be changed by writing the new multiplier
1035  * value into /proc/profile.
1036  */
1037
1038 inline void smp_local_timer_interrupt(struct pt_regs * regs)
1039 {
1040         int cpu = smp_processor_id();
1041
1042         x86_do_profile(regs);
1043
1044         if (--per_cpu(prof_counter, cpu) <= 0) {
1045                 /*
1046                  * The multiplier may have changed since the last time we got
1047                  * to this point as a result of the user writing to
1048                  * /proc/profile. In this case we need to adjust the APIC
1049                  * timer accordingly.
1050                  *
1051                  * Interrupts are already masked off at this point.
1052                  */
1053                 per_cpu(prof_counter, cpu) = per_cpu(prof_multiplier, cpu);
1054                 if (per_cpu(prof_counter, cpu) !=
1055                                         per_cpu(prof_old_multiplier, cpu)) {
1056                         __setup_APIC_LVTT(
1057                                         calibration_result/
1058                                         per_cpu(prof_counter, cpu));
1059                         per_cpu(prof_old_multiplier, cpu) =
1060                                                 per_cpu(prof_counter, cpu);
1061                 }
1062
1063 #ifdef CONFIG_SMP
1064                 update_process_times(user_mode(regs));
1065 #endif
1066         }
1067
1068         /*
1069          * We take the 'long' return path, and there every subsystem
1070          * grabs the apropriate locks (kernel lock/ irq lock).
1071          *
1072          * we might want to decouple profiling from the 'long path',
1073          * and do the profiling totally in assembly.
1074          *
1075          * Currently this isn't too much of an issue (performance wise),
1076          * we can take more than 100K local irqs per second on a 100 MHz P5.
1077          */
1078 }
1079
1080 /*
1081  * Local APIC timer interrupt. This is the most natural way for doing
1082  * local interrupts, but local timer interrupts can be emulated by
1083  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1084  *
1085  * [ if a single-CPU system runs an SMP kernel then we call the local
1086  *   interrupt as well. Thus we cannot inline the local irq ... ]
1087  */
1088
1089 void smp_apic_timer_interrupt(struct pt_regs regs)
1090 {
1091         int cpu = smp_processor_id();
1092
1093         /*
1094          * the NMI deadlock-detector uses this.
1095          */
1096         irq_stat[cpu].apic_timer_irqs++;
1097
1098         /*
1099          * NOTE! We'd better ACK the irq immediately,
1100          * because timer handling can be slow.
1101          */
1102         ack_APIC_irq();
1103         /*
1104          * update_process_times() expects us to have done irq_enter().
1105          * Besides, if we don't timer interrupts ignore the global
1106          * interrupt lock, which is the WrongThing (tm) to do.
1107          */
1108         irq_enter();
1109         smp_local_timer_interrupt(&regs);
1110         irq_exit();
1111 }
1112
1113 /*
1114  * This interrupt should _never_ happen with our APIC/SMP architecture
1115  */
1116 asmlinkage void smp_spurious_interrupt(void)
1117 {
1118         unsigned long v;
1119
1120         irq_enter();
1121         /*
1122          * Check if this really is a spurious interrupt and ACK it
1123          * if it is a vectored one.  Just in case...
1124          * Spurious interrupts should not be ACKed.
1125          */
1126         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1127         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1128                 ack_APIC_irq();
1129
1130         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1131         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, should never happen.\n",
1132                         smp_processor_id());
1133         irq_exit();
1134 }
1135
1136 /*
1137  * This interrupt should never happen with our APIC/SMP architecture
1138  */
1139
1140 asmlinkage void smp_error_interrupt(void)
1141 {
1142         unsigned long v, v1;
1143
1144         irq_enter();
1145         /* First tickle the hardware, only then report what went on. -- REW */
1146         v = apic_read(APIC_ESR);
1147         apic_write(APIC_ESR, 0);
1148         v1 = apic_read(APIC_ESR);
1149         ack_APIC_irq();
1150         atomic_inc(&irq_err_count);
1151
1152         /* Here is what the APIC error bits mean:
1153            0: Send CS error
1154            1: Receive CS error
1155            2: Send accept error
1156            3: Receive accept error
1157            4: Reserved
1158            5: Send illegal vector
1159            6: Received illegal vector
1160            7: Illegal register address
1161         */
1162         printk (KERN_INFO "APIC error on CPU%d: %02lx(%02lx)\n",
1163                 smp_processor_id(), v , v1);
1164         irq_exit();
1165 }
1166
1167 /*
1168  * This initializes the IO-APIC and APIC hardware if this is
1169  * a UP kernel.
1170  */
1171 int __init APIC_init_uniprocessor (void)
1172 {
1173         if (enable_local_apic < 0)
1174                 clear_bit(X86_FEATURE_APIC, boot_cpu_data.x86_capability);
1175
1176         if (!smp_found_config && !cpu_has_apic)
1177                 return -1;
1178
1179         /*
1180          * Complain if the BIOS pretends there is one.
1181          */
1182         if (!cpu_has_apic && APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1183                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1184                         boot_cpu_physical_apicid);
1185                 return -1;
1186         }
1187
1188         verify_local_APIC();
1189
1190         connect_bsp_APIC();
1191
1192         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
1193
1194         setup_local_APIC();
1195
1196         if (nmi_watchdog == NMI_LOCAL_APIC)
1197                 check_nmi_watchdog();
1198 #ifdef CONFIG_X86_IO_APIC
1199         if (smp_found_config)
1200                 if (!skip_ioapic_setup && nr_ioapics)
1201                         setup_IO_APIC();
1202 #endif
1203         setup_boot_APIC_clock();
1204
1205         return 0;
1206 }