arch/i386/kernel/smp.c

   1 /*
   2  *      Intel SMP support routines.
   3  *
   4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
   5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      This code is released under the GNU General Public License version 2 or
   8  *      later.
   9  */
  10
  11 #include <linux/init.h>
  12
  13 #include <linux/mm.h>
  14 #include <linux/delay.h>
  15 #include <linux/spinlock.h>
  16 #include <linux/smp_lock.h>
  17 #include <linux/kernel_stat.h>
  18 #include <linux/mc146818rtc.h>
  19 #include <linux/cache.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/cpu.h>
  22 #include <linux/module.h>
  23
  24 #include <asm/mtrr.h>
  25 #include <asm/tlbflush.h>
  26 #include <asm/desc.h>
  27 #include <mach_apic.h>
  28
  29 /*
  30  *      Some notes on x86 processor bugs affecting SMP operation:
  31  *
  32  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
  33  *      The Linux implications for SMP are handled as follows:
  34  *
  35  *      Pentium III / [Xeon]
  36  *              None of the E1AP-E3AP errata are visible to the user.
  37  *
  38  *      E1AP.   see PII A1AP
  39  *      E2AP.   see PII A2AP
  40  *      E3AP.   see PII A3AP
  41  *
  42  *      Pentium II / [Xeon]
  43  *              None of the A1AP-A3AP errata are visible to the user.
  44  *
  45  *      A1AP.   see PPro 1AP
  46  *      A2AP.   see PPro 2AP
  47  *      A3AP.   see PPro 7AP
  48  *
  49  *      Pentium Pro
  50  *              None of 1AP-9AP errata are visible to the normal user,
  51  *      except occasional delivery of 'spurious interrupt' as trap #15.
  52  *      This is very rare and a non-problem.
  53  *
  54  *      1AP.    Linux maps APIC as non-cacheable
  55  *      2AP.    worked around in hardware
  56  *      3AP.    fixed in C0 and above steppings microcode update.
  57  *              Linux does not use excessive STARTUP_IPIs.
  58  *      4AP.    worked around in hardware
  59  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
  60  *              'noapic' mode has vector 0xf filled out properly.
  61  *      6AP.    'noapic' mode might be affected - fixed in later steppings
  62  *      7AP.    We do not assume writes to the LVT deassering IRQs
  63  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
  64  *      9AP.    We do not use mixed mode
  65  *
  66  *      Pentium
  67  *              There is a marginal case where REP MOVS on 100MHz SMP
  68  *      machines with B stepping processors can fail. XXX should provide
  69  *      an L1cache=Writethrough or L1cache=off option.
  70  *
  71  *              B stepping CPUs may hang. There are hardware work arounds
  72  *      for this. We warn about it in case your board doesn't have the work
  73  *      arounds. Basically thats so I can tell anyone with a B stepping
  74  *      CPU and SMP problems "tough".
  75  *
  76  *      Specific items [From Pentium Processor Specification Update]
  77  *
  78  *      1AP.    Linux doesn't use remote read
  79  *      2AP.    Linux doesn't trust APIC errors
  80  *      3AP.    We work around this
  81  *      4AP.    Linux never generated 3 interrupts of the same priority
  82  *              to cause a lost local interrupt.
  83  *      5AP.    Remote read is never used
  84  *      6AP.    not affected - worked around in hardware
  85  *      7AP.    not affected - worked around in hardware
  86  *      8AP.    worked around in hardware - we get explicit CS errors if not
  87  *      9AP.    only 'noapic' mode affected. Might generate spurious
  88  *              interrupts, we log only the first one and count the
  89  *              rest silently.
  90  *      10AP.   not affected - worked around in hardware
  91  *      11AP.   Linux reads the APIC between writes to avoid this, as per
  92  *              the documentation. Make sure you preserve this as it affects
  93  *              the C stepping chips too.
  94  *      12AP.   not affected - worked around in hardware
  95  *      13AP.   not affected - worked around in hardware
  96  *      14AP.   we always deassert INIT during bootup
  97  *      15AP.   not affected - worked around in hardware
  98  *      16AP.   not affected - worked around in hardware
  99  *      17AP.   not affected - worked around in hardware
 100  *      18AP.   not affected - worked around in hardware
 101  *      19AP.   not affected - worked around in BIOS
 102  *
 103  *      If this sounds worrying believe me these bugs are either ___RARE___,
 104  *      or are signal timing bugs worked around in hardware and there's
 105  *      about nothing of note with C stepping upwards.
 106  */
 107
 108 DEFINE_PER_CPU(struct tlb_state, cpu_tlbstate) ____cacheline_aligned = { &init_mm, 0, };
 109
 110 /*
 111  * the following functions deal with sending IPIs between CPUs.
 112  *
 113  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
 114  */
 115
 116 static inline int __prepare_ICR (unsigned int shortcut, int vector)
 117 {
 118         unsigned int icr = shortcut | APIC_DEST_LOGICAL;
 119
 120         switch (vector) {
 121         default:
 122                 icr |= APIC_DM_FIXED | vector;
 123                 break;
 124         case NMI_VECTOR:
 125                 icr |= APIC_DM_NMI;
 126                 break;
 127         }
 128         return icr;
 129 }
 130
 131 static inline int __prepare_ICR2 (unsigned int mask)
 132 {
 133         return SET_APIC_DEST_FIELD(mask);
 134 }
 135
 136 void __send_IPI_shortcut(unsigned int shortcut, int vector)
 137 {
 138         /*
 139          * Subtle. In the case of the 'never do double writes' workaround
 140          * we have to lock out interrupts to be safe.  As we don't care
 141          * of the value read we use an atomic rmw access to avoid costly
 142          * cli/sti.  Otherwise we use an even cheaper single atomic write
 143          * to the APIC.
 144          */
 145         unsigned int cfg;
 146
 147         /*
 148          * Wait for idle.
 149          */
 150         apic_wait_icr_idle();
 151
 152         /*
 153          * No need to touch the target chip field
 154          */
 155         cfg = __prepare_ICR(shortcut, vector);
 156
 157         /*
 158          * Send the IPI. The write to APIC_ICR fires this off.
 159          */
 160         apic_write_around(APIC_ICR, cfg);
 161 }
 162
 163 void fastcall send_IPI_self(int vector)
 164 {
 165         __send_IPI_shortcut(APIC_DEST_SELF, vector);
 166 }
 167
 168 /*
 169  * This is only used on smaller machines.
 170  */
 171 void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
 172 {
 173         unsigned long mask = cpus_addr(cpumask)[0];
 174         unsigned long cfg;
 175         unsigned long flags;
 176
 177         local_irq_save(flags);
 178         WARN_ON(mask & ~cpus_addr(cpu_online_map)[0]);
 179         /*
 180          * Wait for idle.
 181          */
 182         apic_wait_icr_idle();
 183
 184         /*
 185          * prepare target chip field
 186          */
 187         cfg = __prepare_ICR2(mask);
 188         apic_write_around(APIC_ICR2, cfg);
 189
 190         /*
 191          * program the ICR
 192          */
 193         cfg = __prepare_ICR(0, vector);
 194
 195         /*
 196          * Send the IPI. The write to APIC_ICR fires this off.
 197          */
 198         apic_write_around(APIC_ICR, cfg);
 199
 200         local_irq_restore(flags);
 201 }
 202
 203 void send_IPI_mask_sequence(cpumask_t mask, int vector)
 204 {
 205         unsigned long cfg, flags;
 206         unsigned int query_cpu;
 207
 208         /*
 209          * Hack. The clustered APIC addressing mode doesn't allow us to send
 210          * to an arbitrary mask, so I do a unicasts to each CPU instead. This
 211          * should be modified to do 1 message per cluster ID - mbligh
 212          */
 213
 214         local_irq_save(flags);
 215
 216         for (query_cpu = 0; query_cpu < NR_CPUS; ++query_cpu) {
 217                 if (cpu_isset(query_cpu, mask)) {
 218
 219                         /*
 220                          * Wait for idle.
 221                          */
 222                         apic_wait_icr_idle();
 223
 224                         /*
 225                          * prepare target chip field
 226                          */
 227                         cfg = __prepare_ICR2(cpu_to_logical_apicid(query_cpu));
 228                         apic_write_around(APIC_ICR2, cfg);
 229
 230                         /*
 231                          * program the ICR
 232                          */
 233                         cfg = __prepare_ICR(0, vector);
 234
 235                         /*
 236                          * Send the IPI. The write to APIC_ICR fires this off.
 237                          */
 238                         apic_write_around(APIC_ICR, cfg);
 239                 }
 240         }
 241         local_irq_restore(flags);
 242 }
 243
 244 #include <mach_ipi.h> /* must come after the send_IPI functions above for inlining */
 245
 246 /*
 247  *      Smarter SMP flushing macros.
 248  *              c/o Linus Torvalds.
 249  *
 250  *      These mean you can really definitely utterly forget about
 251  *      writing to user space from interrupts. (Its not allowed anyway).
 252  *
 253  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
 254  */
 255
 256 static cpumask_t flush_cpumask;
 257 static struct mm_struct * flush_mm;
 258 static unsigned long flush_va;
 259 static DEFINE_SPINLOCK(tlbstate_lock);
 260 #define FLUSH_ALL       0xffffffff
 261
 262 /*
 263  * We cannot call mmdrop() because we are in interrupt context,
 264  * instead update mm->cpu_vm_mask.
 265  *
 266  * We need to reload %cr3 since the page tables may be going
 267  * away from under us..
 268  */
 269 static inline void leave_mm (unsigned long cpu)
 270 {
 271         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK)
 272                 BUG();
 273         cpu_clear(cpu, per_cpu(cpu_tlbstate, cpu).active_mm->cpu_vm_mask);
 274         load_cr3(swapper_pg_dir);
 275 }
 276
 277 /*
 278  *
 279  * The flush IPI assumes that a thread switch happens in this order:
 280  * [cpu0: the cpu that switches]
 281  * 1) switch_mm() either 1a) or 1b)
 282  * 1a) thread switch to a different mm
 283  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
 284  *      Stop ipi delivery for the old mm. This is not synchronized with
 285  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
 286  *      for the wrong mm, and in the worst case we perform a superflous
 287  *      tlb flush.
 288  * 1a2) set cpu_tlbstate to TLBSTATE_OK
 289  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
 290  *      was in lazy tlb mode.
 291  * 1a3) update cpu_tlbstate[].active_mm
 292  *      Now cpu0 accepts tlb flushes for the new mm.
 293  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
 294  *      Now the other cpus will send tlb flush ipis.
 295  * 1a4) change cr3.
 296  * 1b) thread switch without mm change
 297  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
 298  *      flush ipis.
 299  * 1b1) set cpu_tlbstate to TLBSTATE_OK
 300  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
 301  *      Atomically set the bit [other cpus will start sending flush ipis],
 302  *      and test the bit.
 303  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
 304  * 2) switch %%esp, ie current
 305  *
 306  * The interrupt must handle 2 special cases:
 307  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
 308  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
 309  *   runs in kernel space, the cpu could load tlb entries for user space
 310  *   pages.
 311  *
 312  * The good news is that cpu_tlbstate is local to each cpu, no
 313  * write/read ordering problems.
 314  */
 315
 316 /*
 317  * TLB flush IPI:
 318  *
 319  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
 320  * 2) Leave the mm if we are in the lazy tlb mode.
 321  */
 322
 323 fastcall void smp_invalidate_interrupt(struct pt_regs *regs)
 324 {
 325         unsigned long cpu;
 326
 327         cpu = get_cpu();
 328         if (current->active_mm)
 329                 load_user_cs_desc(cpu, current->active_mm);
 330
 331         if (!cpu_isset(cpu, flush_cpumask))
 332                 goto out;
 333                 /*
 334                  * This was a BUG() but until someone can quote me the
 335                  * line from the intel manual that guarantees an IPI to
 336                  * multiple CPUs is retried _only_ on the erroring CPUs
 337                  * its staying as a return
 338                  *
 339                  * BUG();
 340                  */
 341
 342         if (flush_mm == per_cpu(cpu_tlbstate, cpu).active_mm) {
 343                 if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK) {
 344                         if (flush_va == FLUSH_ALL)
 345                                 local_flush_tlb();
 346                         else
 347                                 __flush_tlb_one(flush_va);
 348                 } else
 349                         leave_mm(cpu);
 350         }
 351         ack_APIC_irq();
 352         smp_mb__before_clear_bit();
 353         cpu_clear(cpu, flush_cpumask);
 354         smp_mb__after_clear_bit();
 355 out:
 356         put_cpu_no_resched();
 357 }
 358
 359 static void flush_tlb_others(cpumask_t cpumask, struct mm_struct *mm,
 360                                                 unsigned long va)
 361 {
 362         /*
 363          * A couple of (to be removed) sanity checks:
 364          *
 365          * - current CPU must not be in mask
 366          * - mask must exist :)
 367          */
 368         BUG_ON(cpus_empty(cpumask));
 369         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
 370         BUG_ON(!mm);
 371
 372         /* If a CPU which we ran on has gone down, OK. */
 373         cpus_and(cpumask, cpumask, cpu_online_map);
 374         if (cpus_empty(cpumask))
 375                 return;
 376
 377         /*
 378          * i'm not happy about this global shared spinlock in the
 379          * MM hot path, but we'll see how contended it is.
 380          * Temporarily this turns IRQs off, so that lockups are
 381          * detected by the NMI watchdog.
 382          */
 383         spin_lock(&tlbstate_lock);
 384
 385         flush_mm = mm;
 386         flush_va = va;
 387 #if NR_CPUS <= BITS_PER_LONG
 388         atomic_set_mask(cpumask, &flush_cpumask);
 389 #else
 390         {
 391                 int k;
 392                 unsigned long *flush_mask = (unsigned long *)&flush_cpumask;
 393                 unsigned long *cpu_mask = (unsigned long *)&cpumask;
 394                 for (k = 0; k < BITS_TO_LONGS(NR_CPUS); ++k)
 395                         atomic_set_mask(cpu_mask[k], &flush_mask[k]);
 396         }
 397 #endif
 398         /*
 399          * We have to send the IPI only to
 400          * CPUs affected.
 401          */
 402         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
 403
 404         while (!cpus_empty(flush_cpumask))
 405                 /* nothing. lockup detection does not belong here */
 406                 mb();
 407
 408         flush_mm = NULL;
 409         flush_va = 0;
 410         spin_unlock(&tlbstate_lock);
 411 }
 412
 413 void flush_tlb_current_task(void)
 414 {
 415         struct mm_struct *mm = current->mm;
 416         cpumask_t cpu_mask;
 417
 418         preempt_disable();
 419         cpu_mask = mm->cpu_vm_mask;
 420         cpu_clear(smp_processor_id(), cpu_mask);
 421
 422         local_flush_tlb();
 423         if (!cpus_empty(cpu_mask))
 424                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 425         preempt_enable();
 426 }
 427
 428 void flush_tlb_mm (struct mm_struct * mm)
 429 {
 430         cpumask_t cpu_mask;
 431
 432         preempt_disable();
 433         cpu_mask = mm->cpu_vm_mask;
 434         cpu_clear(smp_processor_id(), cpu_mask);
 435
 436         if (current->active_mm == mm) {
 437                 if (current->mm)
 438                         local_flush_tlb();
 439                 else
 440                         leave_mm(smp_processor_id());
 441         }
 442         if (!cpus_empty(cpu_mask))
 443                 flush_tlb_others(cpu_mask, mm, FLUSH_ALL);
 444
 445         preempt_enable();
 446 }
 447
 448 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
 449 {
 450         struct mm_struct *mm = vma->vm_mm;
 451         cpumask_t cpu_mask;
 452
 453         preempt_disable();
 454         cpu_mask = mm->cpu_vm_mask;
 455         cpu_clear(smp_processor_id(), cpu_mask);
 456
 457         if (current->active_mm == mm) {
 458                 if(current->mm)
 459                         __flush_tlb_one(va);
 460                  else
 461                         leave_mm(smp_processor_id());
 462         }
 463
 464         if (!cpus_empty(cpu_mask))
 465                 flush_tlb_others(cpu_mask, mm, va);
 466
 467         preempt_enable();
 468 }
 469 EXPORT_SYMBOL(flush_tlb_page);
 470
 471 static void do_flush_tlb_all(void* info)
 472 {
 473         unsigned long cpu = smp_processor_id();
 474
 475         __flush_tlb_all();
 476         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_LAZY)
 477                 leave_mm(cpu);
 478 }
 479
 480 void flush_tlb_all(void)
 481 {
 482         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
 483 }
 484
 485 /*
 486  * this function sends a 'reschedule' IPI to another CPU.
 487  * it goes straight through and wastes no time serializing
 488  * anything. Worst case is that we lose a reschedule ...
 489  */
 490 void smp_send_reschedule(int cpu)
 491 {
 492         WARN_ON(cpu_is_offline(cpu));
 493         send_IPI_mask(cpumask_of_cpu(cpu), RESCHEDULE_VECTOR);
 494 }
 495
 496 /*
 497  * Structure and data for smp_call_function(). This is designed to minimise
 498  * static memory requirements. It also looks cleaner.
 499  */
 500 static DEFINE_SPINLOCK(call_lock);
 501
 502 struct call_data_struct {
 503         void (*func) (void *info);
 504         void *info;
 505         atomic_t started;
 506         atomic_t finished;
 507         int wait;
 508 };
 509
 510 void lock_ipi_call_lock(void)
 511 {
 512         spin_lock_irq(&call_lock);
 513 }
 514
 515 void unlock_ipi_call_lock(void)
 516 {
 517         spin_unlock_irq(&call_lock);
 518 }
 519
 520 static struct call_data_struct *call_data;
 521
 522 /**
 523  * smp_call_function(): Run a function on all other CPUs.
 524  * @func: The function to run. This must be fast and non-blocking.
 525  * @info: An arbitrary pointer to pass to the function.
 526  * @nonatomic: currently unused.
 527  * @wait: If true, wait (atomically) until function has completed on other CPUs.
 528  *
 529  * Returns 0 on success, else a negative status code. Does not return until
 530  * remote CPUs are nearly ready to execute <<func>> or are or have executed.
 531  *
 532  * You must not call this function with disabled interrupts or from a
 533  * hardware interrupt handler or from a bottom half handler.
 534  */
 535 int smp_call_function (void (*func) (void *info), void *info, int nonatomic,
 536                         int wait)
 537 {
 538         struct call_data_struct data;
 539         int cpus;
 540
 541         /* Holding any lock stops cpus from going down. */
 542         spin_lock(&call_lock);
 543         cpus = num_online_cpus() - 1;
 544         if (!cpus) {
 545                 spin_unlock(&call_lock);
 546                 return 0;
 547         }
 548
 549         /* Can deadlock when called with interrupts disabled */
 550         WARN_ON(irqs_disabled());
 551
 552         data.func = func;
 553         data.info = info;
 554         atomic_set(&data.started, 0);
 555         data.wait = wait;
 556         if (wait)
 557                 atomic_set(&data.finished, 0);
 558
 559         call_data = &data;
 560         mb();
 561
 562         /* Send a message to all other CPUs and wait for them to respond */
 563         send_IPI_allbutself(CALL_FUNCTION_VECTOR);
 564
 565         /* Wait for response */
 566         while (atomic_read(&data.started) != cpus)
 567                 cpu_relax();
 568
 569         if (wait)
 570                 while (atomic_read(&data.finished) != cpus)
 571                         cpu_relax();
 572         spin_unlock(&call_lock);
 573
 574         return 0;
 575 }
 576 EXPORT_SYMBOL(smp_call_function);
 577
 578 static void stop_this_cpu (void * dummy)
 579 {
 580         /*
 581          * Remove this CPU:
 582          */
 583         cpu_clear(smp_processor_id(), cpu_online_map);
 584         local_irq_disable();
 585         disable_local_APIC();
 586         if (cpu_data[smp_processor_id()].hlt_works_ok)
 587                 for(;;) halt();
 588         for (;;);
 589 }
 590
 591 /*
 592  * this function calls the 'stop' function on all other CPUs in the system.
 593  */
 594
 595 void smp_send_stop(void)
 596 {
 597         smp_call_function(stop_this_cpu, NULL, 1, 0);
 598
 599         local_irq_disable();
 600         disable_local_APIC();
 601         local_irq_enable();
 602 }
 603
 604 /*
 605  * Reschedule call back. Nothing to do,
 606  * all the work is done automatically when
 607  * we return from the interrupt.
 608  */
 609 fastcall void smp_reschedule_interrupt(struct pt_regs *regs)
 610 {
 611         ack_APIC_irq();
 612 }
 613
 614 fastcall void smp_call_function_interrupt(struct pt_regs *regs)
 615 {
 616         void (*func) (void *info) = call_data->func;
 617         void *info = call_data->info;
 618         int wait = call_data->wait;
 619
 620         ack_APIC_irq();
 621         /*
 622          * Notify initiating CPU that I've grabbed the data and am
 623          * about to execute the function
 624          */
 625         mb();
 626         atomic_inc(&call_data->started);
 627         /*
 628          * At this point the info structure may be out of scope unless wait==1
 629          */
 630         irq_enter();
 631         (*func)(info);
 632         irq_exit();
 633
 634         if (wait) {
 635                 mb();
 636                 atomic_inc(&call_data->finished);
 637         }
 638 }
 639