arch/ia64/kernel/ivt.S

   1 /*
   2  * arch/ia64/kernel/ivt.S
   3  *
   4  * Copyright (C) 1998-2001, 2003 Hewlett-Packard Co
   5  *      Stephane Eranian <eranian@hpl.hp.com>
   6  *      David Mosberger <davidm@hpl.hp.com>
   7  * Copyright (C) 2000, 2002-2003 Intel Co
   8  *      Asit Mallick <asit.k.mallick@intel.com>
   9  *      Suresh Siddha <suresh.b.siddha@intel.com>
  10  *      Kenneth Chen <kenneth.w.chen@intel.com>
  11  *      Fenghua Yu <fenghua.yu@intel.com>
  12  *
  13  * 00/08/23 Asit Mallick <asit.k.mallick@intel.com> TLB handling for SMP
  14  * 00/12/20 David Mosberger-Tang <davidm@hpl.hp.com> DTLB/ITLB handler now uses virtual PT.
  15  */
  16 /*
  17  * This file defines the interruption vector table used by the CPU.
  18  * It does not include one entry per possible cause of interruption.
  19  *
  20  * The first 20 entries of the table contain 64 bundles each while the
  21  * remaining 48 entries contain only 16 bundles each.
  22  *
  23  * The 64 bundles are used to allow inlining the whole handler for critical
  24  * interruptions like TLB misses.
  25  *
  26  *  For each entry, the comment is as follows:
  27  *
  28  *              // 0x1c00 Entry 7 (size 64 bundles) Data Key Miss (12,51)
  29  *  entry offset ----/     /         /                  /          /
  30  *  entry number ---------/         /                  /          /
  31  *  size of the entry -------------/                  /          /
  32  *  vector name -------------------------------------/          /
  33  *  interruptions triggering this vector ----------------------/
  34  *
  35  * The table is 32KB in size and must be aligned on 32KB boundary.
  36  * (The CPU ignores the 15 lower bits of the address)
  37  *
  38  * Table is based upon EAS2.6 (Oct 1999)
  39  */
  40
  41 #include <linux/config.h>
  42
  43 #include <asm/asmmacro.h>
  44 #include <asm/break.h>
  45 #include <asm/ia32.h>
  46 #include <asm/kregs.h>
  47 #include <asm/offsets.h>
  48 #include <asm/pgtable.h>
  49 #include <asm/processor.h>
  50 #include <asm/ptrace.h>
  51 #include <asm/system.h>
  52 #include <asm/thread_info.h>
  53 #include <asm/unistd.h>
  54
  55 #if 1
  56 # define PSR_DEFAULT_BITS       psr.ac
  57 #else
  58 # define PSR_DEFAULT_BITS       0
  59 #endif
  60
  61 #if 0
  62   /*
  63    * This lets you track the last eight faults that occurred on the CPU.  Make sure ar.k2 isn't
  64    * needed for something else before enabling this...
  65    */
  66 # define DBG_FAULT(i)   mov r16=ar.k2;; shl r16=r16,8;; add r16=(i),r16;;mov ar.k2=r16
  67 #else
  68 # define DBG_FAULT(i)
  69 #endif
  70
  71 #define MINSTATE_VIRT   /* needed by minstate.h */
  72 #include "minstate.h"
  73
  74 #define FAULT(n)                                                                        \
  75         mov r31=pr;                                                                     \
  76         mov r19=n;;                     /* prepare to save predicates */                \
  77         br.sptk.many dispatch_to_fault_handler
  78
  79         .section .text.ivt,"ax"
  80
  81         .align 32768    // align on 32KB boundary
  82         .global ia64_ivt
  83 ia64_ivt:
  84 /////////////////////////////////////////////////////////////////////////////////////////
  85 // 0x0000 Entry 0 (size 64 bundles) VHPT Translation (8,20,47)
  86 ENTRY(vhpt_miss)
  87         DBG_FAULT(0)
  88         /*
  89          * The VHPT vector is invoked when the TLB entry for the virtual page table
  90          * is missing.  This happens only as a result of a previous
  91          * (the "original") TLB miss, which may either be caused by an instruction
  92          * fetch or a data access (or non-access).
  93          *
  94          * What we do here is normal TLB miss handing for the _original_ miss, followed
  95          * by inserting the TLB entry for the virtual page table page that the VHPT
  96          * walker was attempting to access.  The latter gets inserted as long
  97          * as both L1 and L2 have valid mappings for the faulting address.
  98          * The TLB entry for the original miss gets inserted only if
  99          * the L3 entry indicates that the page is present.
 100          *
 101          * do_page_fault gets invoked in the following cases:
 102          *      - the faulting virtual address uses unimplemented address bits
 103          *      - the faulting virtual address has no L1, L2, or L3 mapping
 104          */
 105         mov r16=cr.ifa                          // get address that caused the TLB miss
 106 #ifdef CONFIG_HUGETLB_PAGE
 107         movl r18=PAGE_SHIFT
 108         mov r25=cr.itir
 109 #endif
 110         ;;
 111         rsm psr.dt                              // use physical addressing for data
 112         mov r31=pr                              // save the predicate registers
 113         mov r19=IA64_KR(PT_BASE)                // get page table base address
 114         shl r21=r16,3                           // shift bit 60 into sign bit
 115         shr.u r17=r16,61                        // get the region number into r17
 116         ;;
 117         shr r22=r21,3
 118 #ifdef CONFIG_HUGETLB_PAGE
 119         extr.u r26=r25,2,6
 120         ;;
 121         cmp.ne p8,p0=r18,r26
 122         sub r27=r26,r18
 123         ;;
 124 (p8)    dep r25=r18,r25,2,6
 125 (p8)    shr r22=r22,r27
 126 #endif
 127         ;;
 128         cmp.eq p6,p7=5,r17                      // is IFA pointing into to region 5?
 129         shr.u r18=r22,PGDIR_SHIFT               // get bits 33-63 of the faulting address
 130         ;;
 131 (p7)    dep r17=r17,r19,(PAGE_SHIFT-3),3        // put region number bits in place
 132
 133         srlz.d
 134         LOAD_PHYSICAL(p6, r19, swapper_pg_dir)  // region 5 is rooted at swapper_pg_dir
 135
 136         .pred.rel "mutex", p6, p7
 137 (p6)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT
 138 (p7)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT-3
 139         ;;
 140 (p6)    dep r17=r18,r19,3,(PAGE_SHIFT-3)        // r17=PTA + IFA(33,42)*8
 141 (p7)    dep r17=r18,r17,3,(PAGE_SHIFT-6)        // r17=PTA + (((IFA(61,63) << 7) | IFA(33,39))*8)
 142         cmp.eq p7,p6=0,r21                      // unused address bits all zeroes?
 143         shr.u r18=r22,PMD_SHIFT                 // shift L2 index into position
 144         ;;
 145         ld8 r17=[r17]                           // fetch the L1 entry (may be 0)
 146         ;;
 147 (p7)    cmp.eq p6,p7=r17,r0                     // was L1 entry NULL?
 148         dep r17=r18,r17,3,(PAGE_SHIFT-3)        // compute address of L2 page table entry
 149         ;;
 150 (p7)    ld8 r20=[r17]                           // fetch the L2 entry (may be 0)
 151         shr.u r19=r22,PAGE_SHIFT                // shift L3 index into position
 152         ;;
 153 (p7)    cmp.eq.or.andcm p6,p7=r20,r0            // was L2 entry NULL?
 154         dep r21=r19,r20,3,(PAGE_SHIFT-3)        // compute address of L3 page table entry
 155         ;;
 156 (p7)    ld8 r18=[r21]                           // read the L3 PTE
 157         mov r19=cr.isr                          // cr.isr bit 0 tells us if this is an insn miss
 158         ;;
 159 (p7)    tbit.z p6,p7=r18,_PAGE_P_BIT            // page present bit cleared?
 160         mov r22=cr.iha                          // get the VHPT address that caused the TLB miss
 161         ;;                                      // avoid RAW on p7
 162 (p7)    tbit.nz.unc p10,p11=r19,32              // is it an instruction TLB miss?
 163         dep r23=0,r20,0,PAGE_SHIFT              // clear low bits to get page address
 164         ;;
 165 (p10)   itc.i r18                               // insert the instruction TLB entry
 166 (p11)   itc.d r18                               // insert the data TLB entry
 167 (p6)    br.cond.spnt.many page_fault            // handle bad address/page not present (page fault)
 168         mov cr.ifa=r22
 169
 170 #ifdef CONFIG_HUGETLB_PAGE
 171 (p8)    mov cr.itir=r25                         // change to default page-size for VHPT
 172 #endif
 173
 174         /*
 175          * Now compute and insert the TLB entry for the virtual page table.  We never
 176          * execute in a page table page so there is no need to set the exception deferral
 177          * bit.
 178          */
 179         adds r24=__DIRTY_BITS_NO_ED|_PAGE_PL_0|_PAGE_AR_RW,r23
 180         ;;
 181 (p7)    itc.d r24
 182         ;;
 183 #ifdef CONFIG_SMP
 184         /*
 185          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 186          * cannot possibly affect the following loads:
 187          */
 188         dv_serialize_data
 189
 190         /*
 191          * Re-check L2 and L3 pagetable.  If they changed, we may have received a ptc.g
 192          * between reading the pagetable and the "itc".  If so, flush the entry we
 193          * inserted and retry.
 194          */
 195         ld8 r25=[r21]                           // read L3 PTE again
 196         ld8 r26=[r17]                           // read L2 entry again
 197         ;;
 198         cmp.ne p6,p7=r26,r20                    // did L2 entry change
 199         mov r27=PAGE_SHIFT<<2
 200         ;;
 201 (p6)    ptc.l r22,r27                           // purge PTE page translation
 202 (p7)    cmp.ne.or.andcm p6,p7=r25,r18           // did L3 PTE change
 203         ;;
 204 (p6)    ptc.l r16,r27                           // purge translation
 205 #endif
 206
 207         mov pr=r31,-1                           // restore predicate registers
 208         rfi
 209 END(vhpt_miss)
 210
 211         .org ia64_ivt+0x400
 212 /////////////////////////////////////////////////////////////////////////////////////////
 213 // 0x0400 Entry 1 (size 64 bundles) ITLB (21)
 214 ENTRY(itlb_miss)
 215         DBG_FAULT(1)
 216         /*
 217          * The ITLB handler accesses the L3 PTE via the virtually mapped linear
 218          * page table.  If a nested TLB miss occurs, we switch into physical
 219          * mode, walk the page table, and then re-execute the L3 PTE read
 220          * and go on normally after that.
 221          */
 222         mov r16=cr.ifa                          // get virtual address
 223         mov r29=b0                              // save b0
 224         mov r31=pr                              // save predicates
 225 .itlb_fault:
 226         mov r17=cr.iha                          // get virtual address of L3 PTE
 227         movl r30=1f                             // load nested fault continuation point
 228         ;;
 229 1:      ld8 r18=[r17]                           // read L3 PTE
 230         ;;
 231         mov b0=r29
 232         tbit.z p6,p0=r18,_PAGE_P_BIT            // page present bit cleared?
 233 (p6)    br.cond.spnt page_fault
 234         ;;
 235         itc.i r18
 236         ;;
 237 #ifdef CONFIG_SMP
 238         /*
 239          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 240          * cannot possibly affect the following loads:
 241          */
 242         dv_serialize_data
 243
 244         ld8 r19=[r17]                           // read L3 PTE again and see if same
 245         mov r20=PAGE_SHIFT<<2                   // setup page size for purge
 246         ;;
 247         cmp.ne p7,p0=r18,r19
 248         ;;
 249 (p7)    ptc.l r16,r20
 250 #endif
 251         mov pr=r31,-1
 252         rfi
 253 END(itlb_miss)
 254
 255         .org ia64_ivt+0x0800
 256 /////////////////////////////////////////////////////////////////////////////////////////
 257 // 0x0800 Entry 2 (size 64 bundles) DTLB (9,48)
 258 ENTRY(dtlb_miss)
 259         DBG_FAULT(2)
 260         /*
 261          * The DTLB handler accesses the L3 PTE via the virtually mapped linear
 262          * page table.  If a nested TLB miss occurs, we switch into physical
 263          * mode, walk the page table, and then re-execute the L3 PTE read
 264          * and go on normally after that.
 265          */
 266         mov r16=cr.ifa                          // get virtual address
 267         mov r29=b0                              // save b0
 268         mov r31=pr                              // save predicates
 269 dtlb_fault:
 270         mov r17=cr.iha                          // get virtual address of L3 PTE
 271         movl r30=1f                             // load nested fault continuation point
 272         ;;
 273 1:      ld8 r18=[r17]                           // read L3 PTE
 274         ;;
 275         mov b0=r29
 276         tbit.z p6,p0=r18,_PAGE_P_BIT            // page present bit cleared?
 277 (p6)    br.cond.spnt page_fault
 278         ;;
 279         itc.d r18
 280         ;;
 281 #ifdef CONFIG_SMP
 282         /*
 283          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 284          * cannot possibly affect the following loads:
 285          */
 286         dv_serialize_data
 287
 288         ld8 r19=[r17]                           // read L3 PTE again and see if same
 289         mov r20=PAGE_SHIFT<<2                   // setup page size for purge
 290         ;;
 291         cmp.ne p7,p0=r18,r19
 292         ;;
 293 (p7)    ptc.l r16,r20
 294 #endif
 295         mov pr=r31,-1
 296         rfi
 297 END(dtlb_miss)
 298
 299         .org ia64_ivt+0x0c00
 300 /////////////////////////////////////////////////////////////////////////////////////////
 301 // 0x0c00 Entry 3 (size 64 bundles) Alt ITLB (19)
 302 ENTRY(alt_itlb_miss)
 303         DBG_FAULT(3)
 304         mov r16=cr.ifa          // get address that caused the TLB miss
 305         movl r17=PAGE_KERNEL
 306         mov r21=cr.ipsr
 307         movl r19=(((1 << IA64_MAX_PHYS_BITS) - 1) & ~0xfff)
 308         mov r31=pr
 309         ;;
 310 #ifdef CONFIG_DISABLE_VHPT
 311         shr.u r22=r16,61                        // get the region number into r21
 312         ;;
 313         cmp.gt p8,p0=6,r22                      // user mode
 314         ;;
 315 (p8)    thash r17=r16
 316         ;;
 317 (p8)    mov cr.iha=r17
 318 (p8)    mov r29=b0                              // save b0
 319 (p8)    br.cond.dptk .itlb_fault
 320 #endif
 321         extr.u r23=r21,IA64_PSR_CPL0_BIT,2      // extract psr.cpl
 322         and r19=r19,r16         // clear ed, reserved bits, and PTE control bits
 323         shr.u r18=r16,57        // move address bit 61 to bit 4
 324         ;;
 325         andcm r18=0x10,r18      // bit 4=~address-bit(61)
 326         cmp.ne p8,p0=r0,r23     // psr.cpl != 0?
 327         or r19=r17,r19          // insert PTE control bits into r19
 328         ;;
 329         or r19=r19,r18          // set bit 4 (uncached) if the access was to region 6
 330 (p8)    br.cond.spnt page_fault
 331         ;;
 332         itc.i r19               // insert the TLB entry
 333         mov pr=r31,-1
 334         rfi
 335 END(alt_itlb_miss)
 336
 337         .org ia64_ivt+0x1000
 338 /////////////////////////////////////////////////////////////////////////////////////////
 339 // 0x1000 Entry 4 (size 64 bundles) Alt DTLB (7,46)
 340 ENTRY(alt_dtlb_miss)
 341         DBG_FAULT(4)
 342         mov r16=cr.ifa          // get address that caused the TLB miss
 343         movl r17=PAGE_KERNEL
 344         mov r20=cr.isr
 345         movl r19=(((1 << IA64_MAX_PHYS_BITS) - 1) & ~0xfff)
 346         mov r21=cr.ipsr
 347         mov r31=pr
 348         ;;
 349 #ifdef CONFIG_DISABLE_VHPT
 350         shr.u r22=r16,61                        // get the region number into r21
 351         ;;
 352         cmp.gt p8,p0=6,r22                      // access to region 0-5
 353         ;;
 354 (p8)    thash r17=r16
 355         ;;
 356 (p8)    mov cr.iha=r17
 357 (p8)    mov r29=b0                              // save b0
 358 (p8)    br.cond.dptk dtlb_fault
 359 #endif
 360         extr.u r23=r21,IA64_PSR_CPL0_BIT,2      // extract psr.cpl
 361         and r22=IA64_ISR_CODE_MASK,r20          // get the isr.code field
 362         tbit.nz p6,p7=r20,IA64_ISR_SP_BIT       // is speculation bit on?
 363         shr.u r18=r16,57                        // move address bit 61 to bit 4
 364         and r19=r19,r16                         // clear ed, reserved bits, and PTE control bits
 365         tbit.nz p9,p0=r20,IA64_ISR_NA_BIT       // is non-access bit on?
 366         ;;
 367         andcm r18=0x10,r18      // bit 4=~address-bit(61)
 368         cmp.ne p8,p0=r0,r23
 369 (p9)    cmp.eq.or.andcm p6,p7=IA64_ISR_CODE_LFETCH,r22  // check isr.code field
 370 (p8)    br.cond.spnt page_fault
 371
 372         dep r21=-1,r21,IA64_PSR_ED_BIT,1
 373         or r19=r19,r17          // insert PTE control bits into r19
 374         ;;
 375         or r19=r19,r18          // set bit 4 (uncached) if the access was to region 6
 376 (p6)    mov cr.ipsr=r21
 377         ;;
 378 (p7)    itc.d r19               // insert the TLB entry
 379         mov pr=r31,-1
 380         rfi
 381 END(alt_dtlb_miss)
 382
 383         .org ia64_ivt+0x1400
 384 /////////////////////////////////////////////////////////////////////////////////////////
 385 // 0x1400 Entry 5 (size 64 bundles) Data nested TLB (6,45)
 386 ENTRY(nested_dtlb_miss)
 387         /*
 388          * In the absence of kernel bugs, we get here when the virtually mapped linear
 389          * page table is accessed non-speculatively (e.g., in the Dirty-bit, Instruction
 390          * Access-bit, or Data Access-bit faults).  If the DTLB entry for the virtual page
 391          * table is missing, a nested TLB miss fault is triggered and control is
 392          * transferred to this point.  When this happens, we lookup the pte for the
 393          * faulting address by walking the page table in physical mode and return to the
 394          * continuation point passed in register r30 (or call page_fault if the address is
 395          * not mapped).
 396          *
 397          * Input:       r16:    faulting address
 398          *              r29:    saved b0
 399          *              r30:    continuation address
 400          *              r31:    saved pr
 401          *
 402          * Output:      r17:    physical address of L3 PTE of faulting address
 403          *              r29:    saved b0
 404          *              r30:    continuation address
 405          *              r31:    saved pr
 406          *
 407          * Clobbered:   b0, r18, r19, r21, psr.dt (cleared)
 408          */
 409         rsm psr.dt                              // switch to using physical data addressing
 410         mov r19=IA64_KR(PT_BASE)                // get the page table base address
 411         shl r21=r16,3                           // shift bit 60 into sign bit
 412         ;;
 413         shr.u r17=r16,61                        // get the region number into r17
 414         ;;
 415         cmp.eq p6,p7=5,r17                      // is faulting address in region 5?
 416         shr.u r18=r16,PGDIR_SHIFT               // get bits 33-63 of faulting address
 417         ;;
 418 (p7)    dep r17=r17,r19,(PAGE_SHIFT-3),3        // put region number bits in place
 419
 420         srlz.d
 421         LOAD_PHYSICAL(p6, r19, swapper_pg_dir)  // region 5 is rooted at swapper_pg_dir
 422
 423         .pred.rel "mutex", p6, p7
 424 (p6)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT
 425 (p7)    shr.u r21=r21,PGDIR_SHIFT+PAGE_SHIFT-3
 426         ;;
 427 (p6)    dep r17=r18,r19,3,(PAGE_SHIFT-3)        // r17=PTA + IFA(33,42)*8
 428 (p7)    dep r17=r18,r17,3,(PAGE_SHIFT-6)        // r17=PTA + (((IFA(61,63) << 7) | IFA(33,39))*8)
 429         cmp.eq p7,p6=0,r21                      // unused address bits all zeroes?
 430         shr.u r18=r16,PMD_SHIFT                 // shift L2 index into position
 431         ;;
 432         ld8 r17=[r17]                           // fetch the L1 entry (may be 0)
 433         ;;
 434 (p7)    cmp.eq p6,p7=r17,r0                     // was L1 entry NULL?
 435         dep r17=r18,r17,3,(PAGE_SHIFT-3)        // compute address of L2 page table entry
 436         ;;
 437 (p7)    ld8 r17=[r17]                           // fetch the L2 entry (may be 0)
 438         shr.u r19=r16,PAGE_SHIFT                // shift L3 index into position
 439         ;;
 440 (p7)    cmp.eq.or.andcm p6,p7=r17,r0            // was L2 entry NULL?
 441         dep r17=r19,r17,3,(PAGE_SHIFT-3)        // compute address of L3 page table entry
 442 (p6)    br.cond.spnt page_fault
 443         mov b0=r30
 444         br.sptk.many b0                         // return to continuation point
 445 END(nested_dtlb_miss)
 446
 447         .org ia64_ivt+0x1800
 448 /////////////////////////////////////////////////////////////////////////////////////////
 449 // 0x1800 Entry 6 (size 64 bundles) Instruction Key Miss (24)
 450 ENTRY(ikey_miss)
 451         DBG_FAULT(6)
 452         FAULT(6)
 453 END(ikey_miss)
 454
 455         //-----------------------------------------------------------------------------------
 456         // call do_page_fault (predicates are in r31, psr.dt may be off, r16 is faulting address)
 457 ENTRY(page_fault)
 458         ssm psr.dt
 459         ;;
 460         srlz.i
 461         ;;
 462         SAVE_MIN_WITH_COVER
 463         alloc r15=ar.pfs,0,0,3,0
 464         mov out0=cr.ifa
 465         mov out1=cr.isr
 466         adds r3=8,r2                            // set up second base pointer
 467         ;;
 468         ssm psr.ic | PSR_DEFAULT_BITS
 469         ;;
 470         srlz.i                                  // guarantee that interruption collectin is on
 471         ;;
 472 (p15)   ssm psr.i                               // restore psr.i
 473         movl r14=ia64_leave_kernel
 474         ;;
 475         SAVE_REST
 476         mov rp=r14
 477         ;;
 478         adds out2=16,r12                        // out2 = pointer to pt_regs
 479         br.call.sptk.many b6=ia64_do_page_fault // ignore return address
 480 END(page_fault)
 481
 482         .org ia64_ivt+0x1c00
 483 /////////////////////////////////////////////////////////////////////////////////////////
 484 // 0x1c00 Entry 7 (size 64 bundles) Data Key Miss (12,51)
 485 ENTRY(dkey_miss)
 486         DBG_FAULT(7)
 487         FAULT(7)
 488 END(dkey_miss)
 489
 490         .org ia64_ivt+0x2000
 491 /////////////////////////////////////////////////////////////////////////////////////////
 492 // 0x2000 Entry 8 (size 64 bundles) Dirty-bit (54)
 493 ENTRY(dirty_bit)
 494         DBG_FAULT(8)
 495         /*
 496          * What we do here is to simply turn on the dirty bit in the PTE.  We need to
 497          * update both the page-table and the TLB entry.  To efficiently access the PTE,
 498          * we address it through the virtual page table.  Most likely, the TLB entry for
 499          * the relevant virtual page table page is still present in the TLB so we can
 500          * normally do this without additional TLB misses.  In case the necessary virtual
 501          * page table TLB entry isn't present, we take a nested TLB miss hit where we look
 502          * up the physical address of the L3 PTE and then continue at label 1 below.
 503          */
 504         mov r16=cr.ifa                          // get the address that caused the fault
 505         movl r30=1f                             // load continuation point in case of nested fault
 506         ;;
 507         thash r17=r16                           // compute virtual address of L3 PTE
 508         mov r29=b0                              // save b0 in case of nested fault
 509         mov r31=pr                              // save pr
 510 #ifdef CONFIG_SMP
 511         mov r28=ar.ccv                          // save ar.ccv
 512         ;;
 513 1:      ld8 r18=[r17]
 514         ;;                                      // avoid RAW on r18
 515         mov ar.ccv=r18                          // set compare value for cmpxchg
 516         or r25=_PAGE_D|_PAGE_A,r18              // set the dirty and accessed bits
 517         ;;
 518         cmpxchg8.acq r26=[r17],r25,ar.ccv
 519         mov r24=PAGE_SHIFT<<2
 520         ;;
 521         cmp.eq p6,p7=r26,r18
 522         ;;
 523 (p6)    itc.d r25                               // install updated PTE
 524         ;;
 525         /*
 526          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 527          * cannot possibly affect the following loads:
 528          */
 529         dv_serialize_data
 530
 531         ld8 r18=[r17]                           // read PTE again
 532         ;;
 533         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 534         ;;
 535 (p7)    ptc.l r16,r24
 536         mov b0=r29                              // restore b0
 537         mov ar.ccv=r28
 538 #else
 539         ;;
 540 1:      ld8 r18=[r17]
 541         ;;                                      // avoid RAW on r18
 542         or r18=_PAGE_D|_PAGE_A,r18              // set the dirty and accessed bits
 543         mov b0=r29                              // restore b0
 544         ;;
 545         st8 [r17]=r18                           // store back updated PTE
 546         itc.d r18                               // install updated PTE
 547 #endif
 548         mov pr=r31,-1                           // restore pr
 549         rfi
 550 END(idirty_bit)
 551
 552         .org ia64_ivt+0x2400
 553 /////////////////////////////////////////////////////////////////////////////////////////
 554 // 0x2400 Entry 9 (size 64 bundles) Instruction Access-bit (27)
 555 ENTRY(iaccess_bit)
 556         DBG_FAULT(9)
 557         // Like Entry 8, except for instruction access
 558         mov r16=cr.ifa                          // get the address that caused the fault
 559         movl r30=1f                             // load continuation point in case of nested fault
 560         mov r31=pr                              // save predicates
 561 #ifdef CONFIG_ITANIUM
 562         /*
 563          * Erratum 10 (IFA may contain incorrect address) has "NoFix" status.
 564          */
 565         mov r17=cr.ipsr
 566         ;;
 567         mov r18=cr.iip
 568         tbit.z p6,p0=r17,IA64_PSR_IS_BIT        // IA64 instruction set?
 569         ;;
 570 (p6)    mov r16=r18                             // if so, use cr.iip instead of cr.ifa
 571 #endif /* CONFIG_ITANIUM */
 572         ;;
 573         thash r17=r16                           // compute virtual address of L3 PTE
 574         mov r29=b0                              // save b0 in case of nested fault)
 575 #ifdef CONFIG_SMP
 576         mov r28=ar.ccv                          // save ar.ccv
 577         ;;
 578 1:      ld8 r18=[r17]
 579         ;;
 580         mov ar.ccv=r18                          // set compare value for cmpxchg
 581         or r25=_PAGE_A,r18                      // set the accessed bit
 582         ;;
 583         cmpxchg8.acq r26=[r17],r25,ar.ccv
 584         mov r24=PAGE_SHIFT<<2
 585         ;;
 586         cmp.eq p6,p7=r26,r18
 587         ;;
 588 (p6)    itc.i r25                               // install updated PTE
 589         ;;
 590         /*
 591          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 592          * cannot possibly affect the following loads:
 593          */
 594         dv_serialize_data
 595
 596         ld8 r18=[r17]                           // read PTE again
 597         ;;
 598         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 599         ;;
 600 (p7)    ptc.l r16,r24
 601         mov b0=r29                              // restore b0
 602         mov ar.ccv=r28
 603 #else /* !CONFIG_SMP */
 604         ;;
 605 1:      ld8 r18=[r17]
 606         ;;
 607         or r18=_PAGE_A,r18                      // set the accessed bit
 608         mov b0=r29                              // restore b0
 609         ;;
 610         st8 [r17]=r18                           // store back updated PTE
 611         itc.i r18                               // install updated PTE
 612 #endif /* !CONFIG_SMP */
 613         mov pr=r31,-1
 614         rfi
 615 END(iaccess_bit)
 616
 617         .org ia64_ivt+0x2800
 618 /////////////////////////////////////////////////////////////////////////////////////////
 619 // 0x2800 Entry 10 (size 64 bundles) Data Access-bit (15,55)
 620 ENTRY(daccess_bit)
 621         DBG_FAULT(10)
 622         // Like Entry 8, except for data access
 623         mov r16=cr.ifa                          // get the address that caused the fault
 624         movl r30=1f                             // load continuation point in case of nested fault
 625         ;;
 626         thash r17=r16                           // compute virtual address of L3 PTE
 627         mov r31=pr
 628         mov r29=b0                              // save b0 in case of nested fault)
 629 #ifdef CONFIG_SMP
 630         mov r28=ar.ccv                          // save ar.ccv
 631         ;;
 632 1:      ld8 r18=[r17]
 633         ;;                                      // avoid RAW on r18
 634         mov ar.ccv=r18                          // set compare value for cmpxchg
 635         or r25=_PAGE_A,r18                      // set the dirty bit
 636         ;;
 637         cmpxchg8.acq r26=[r17],r25,ar.ccv
 638         mov r24=PAGE_SHIFT<<2
 639         ;;
 640         cmp.eq p6,p7=r26,r18
 641         ;;
 642 (p6)    itc.d r25                               // install updated PTE
 643         /*
 644          * Tell the assemblers dependency-violation checker that the above "itc" instructions
 645          * cannot possibly affect the following loads:
 646          */
 647         dv_serialize_data
 648         ;;
 649         ld8 r18=[r17]                           // read PTE again
 650         ;;
 651         cmp.eq p6,p7=r18,r25                    // is it same as the newly installed
 652         ;;
 653 (p7)    ptc.l r16,r24
 654         mov ar.ccv=r28
 655 #else
 656         ;;
 657 1:      ld8 r18=[r17]
 658         ;;                                      // avoid RAW on r18
 659         or r18=_PAGE_A,r18                      // set the accessed bit
 660         ;;
 661         st8 [r17]=r18                           // store back updated PTE
 662         itc.d r18                               // install updated PTE
 663 #endif
 664         mov b0=r29                              // restore b0
 665         mov pr=r31,-1
 666         rfi
 667 END(daccess_bit)
 668
 669         .org ia64_ivt+0x2c00
 670 /////////////////////////////////////////////////////////////////////////////////////////
 671 // 0x2c00 Entry 11 (size 64 bundles) Break instruction (33)
 672 ENTRY(break_fault)
 673         /*
 674          * The streamlined system call entry/exit paths only save/restore the initial part
 675          * of pt_regs.  This implies that the callers of system-calls must adhere to the
 676          * normal procedure calling conventions.
 677          *
 678          *   Registers to be saved & restored:
 679          *      CR registers: cr.ipsr, cr.iip, cr.ifs
 680          *      AR registers: ar.unat, ar.pfs, ar.rsc, ar.rnat, ar.bspstore, ar.fpsr
 681          *      others: pr, b0, b6, loadrs, r1, r11, r12, r13, r15
 682          *   Registers to be restored only:
 683          *      r8-r11: output value from the system call.
 684          *
 685          * During system call exit, scratch registers (including r15) are modified/cleared
 686          * to prevent leaking bits from kernel to user level.
 687          */
 688         DBG_FAULT(11)
 689         mov r16=IA64_KR(CURRENT)                // r16 = current task; 12 cycle read lat.
 690         mov r17=cr.iim
 691         mov r18=__IA64_BREAK_SYSCALL
 692         mov r21=ar.fpsr
 693         mov r29=cr.ipsr
 694         mov r19=b6
 695         mov r25=ar.unat
 696         mov r27=ar.rsc
 697         mov r26=ar.pfs
 698         mov r28=cr.iip
 699         mov r31=pr                              // prepare to save predicates
 700         mov r20=r1
 701         ;;
 702         adds r16=IA64_TASK_THREAD_ON_USTACK_OFFSET,r16
 703         cmp.eq p0,p7=r18,r17                    // is this a system call? (p7 <- false, if so)
 704 (p7)    br.cond.spnt non_syscall
 705         ;;
 706         ld1 r17=[r16]                           // load current->thread.on_ustack flag
 707         st1 [r16]=r0                            // clear current->thread.on_ustack flag
 708         add r1=-IA64_TASK_THREAD_ON_USTACK_OFFSET,r16   // set r1 for MINSTATE_START_SAVE_MIN_VIRT
 709         ;;
 710         invala
 711
 712         /* adjust return address so we skip over the break instruction: */
 713
 714         extr.u r8=r29,41,2                      // extract ei field from cr.ipsr
 715         ;;
 716         cmp.eq p6,p7=2,r8                       // isr.ei==2?
 717         mov r2=r1                               // setup r2 for ia64_syscall_setup
 718         ;;
 719 (p6)    mov r8=0                                // clear ei to 0
 720 (p6)    adds r28=16,r28                         // switch cr.iip to next bundle cr.ipsr.ei wrapped
 721 (p7)    adds r8=1,r8                            // increment ei to next slot
 722         ;;
 723         cmp.eq pKStk,pUStk=r0,r17               // are we in kernel mode already?
 724         dep r29=r8,r29,41,2                     // insert new ei into cr.ipsr
 725         ;;
 726
 727         // switch from user to kernel RBS:
 728         MINSTATE_START_SAVE_MIN_VIRT
 729         br.call.sptk.many b7=ia64_syscall_setup
 730         ;;
 731         MINSTATE_END_SAVE_MIN_VIRT              // switch to bank 1
 732         ssm psr.ic | PSR_DEFAULT_BITS
 733         ;;
 734         srlz.i                                  // guarantee that interruption collection is on
 735         ;;
 736 (p15)   ssm psr.i                               // restore psr.i
 737         ;;
 738         mov r3=NR_syscalls - 1
 739         movl r16=sys_call_table
 740
 741         adds r15=-1024,r15                      // r15 contains the syscall number---subtract 1024
 742         movl r2=ia64_ret_from_syscall
 743         ;;
 744         shladd r20=r15,3,r16                    // r20 = sys_call_table + 8*(syscall-1024)
 745         cmp.leu p6,p7=r15,r3                    // (syscall > 0 && syscall < 1024 + NR_syscalls) ?
 746         mov rp=r2                               // set the real return addr
 747         ;;
 748 (p6)    ld8 r20=[r20]                           // load address of syscall entry point
 749 (p7)    movl r20=sys_ni_syscall
 750
 751         add r2=TI_FLAGS+IA64_TASK_SIZE,r13
 752         ;;
 753         ld4 r2=[r2]                             // r2 = current_thread_info()->flags
 754         ;;
 755         and r2=_TIF_SYSCALL_TRACEAUDIT,r2       // mask trace or audit
 756         ;;
 757         cmp.eq p8,p0=r2,r0
 758         mov b6=r20
 759         ;;
 760 (p8)    br.call.sptk.many b6=b6                 // ignore this return addr
 761         br.cond.sptk ia64_trace_syscall
 762         // NOT REACHED
 763 END(break_fault)
 764
 765         .org ia64_ivt+0x3000
 766 /////////////////////////////////////////////////////////////////////////////////////////
 767 // 0x3000 Entry 12 (size 64 bundles) External Interrupt (4)
 768 ENTRY(interrupt)
 769         DBG_FAULT(12)
 770         mov r31=pr              // prepare to save predicates
 771         ;;
 772         SAVE_MIN_WITH_COVER     // uses r31; defines r2 and r3
 773         ssm psr.ic | PSR_DEFAULT_BITS
 774         ;;
 775         adds r3=8,r2            // set up second base pointer for SAVE_REST
 776         srlz.i                  // ensure everybody knows psr.ic is back on
 777         ;;
 778         SAVE_REST
 779         ;;
 780         alloc r14=ar.pfs,0,0,2,0 // must be first in an insn group
 781         mov out0=cr.ivr         // pass cr.ivr as first arg
 782         add out1=16,sp          // pass pointer to pt_regs as second arg
 783         ;;
 784         srlz.d                  // make sure we see the effect of cr.ivr
 785         movl r14=ia64_leave_kernel
 786         ;;
 787         mov rp=r14
 788         br.call.sptk.many b6=ia64_handle_irq
 789 END(interrupt)
 790
 791         .org ia64_ivt+0x3400
 792 /////////////////////////////////////////////////////////////////////////////////////////
 793 // 0x3400 Entry 13 (size 64 bundles) Reserved
 794         DBG_FAULT(13)
 795         FAULT(13)
 796
 797         .org ia64_ivt+0x3800
 798 /////////////////////////////////////////////////////////////////////////////////////////
 799 // 0x3800 Entry 14 (size 64 bundles) Reserved
 800         DBG_FAULT(14)
 801         FAULT(14)
 802
 803         /*
 804          * There is no particular reason for this code to be here, other than that
 805          * there happens to be space here that would go unused otherwise.  If this
 806          * fault ever gets "unreserved", simply moved the following code to a more
 807          * suitable spot...
 808          *
 809          * ia64_syscall_setup() is a separate subroutine so that it can
 810          *      allocate stacked registers so it can safely demine any
 811          *      potential NaT values from the input registers.
 812          *
 813          * On entry:
 814          *      - executing on bank 0 or bank 1 register set (doesn't matter)
 815          *      -  r1: stack pointer
 816          *      -  r2: current task pointer
 817          *      -  r3: preserved
 818          *      - r11: original contents (saved ar.pfs to be saved)
 819          *      - r12: original contents (sp to be saved)
 820          *      - r13: original contents (tp to be saved)
 821          *      - r15: original contents (syscall # to be saved)
 822          *      - r18: saved bsp (after switching to kernel stack)
 823          *      - r19: saved b6
 824          *      - r20: saved r1 (gp)
 825          *      - r21: saved ar.fpsr
 826          *      - r22: kernel's register backing store base (krbs_base)
 827          *      - r23: saved ar.bspstore
 828          *      - r24: saved ar.rnat
 829          *      - r25: saved ar.unat
 830          *      - r26: saved ar.pfs
 831          *      - r27: saved ar.rsc
 832          *      - r28: saved cr.iip
 833          *      - r29: saved cr.ipsr
 834          *      - r31: saved pr
 835          *      -  b0: original contents (to be saved)
 836          * On exit:
 837          *      - executing on bank 1 registers
 838          *      - psr.ic enabled, interrupts restored
 839          *      -  r1: kernel's gp
 840          *      -  r3: preserved (same as on entry)
 841          *      - r12: points to kernel stack
 842          *      - r13: points to current task
 843          *      - p15: TRUE if interrupts need to be re-enabled
 844          *      - ar.fpsr: set to kernel settings
 845          */
 846 GLOBAL_ENTRY(ia64_syscall_setup)
 847 #if PT(B6) != 0
 848 # error This code assumes that b6 is the first field in pt_regs.
 849 #endif
 850         st8 [r1]=r19                            // save b6
 851         add r16=PT(CR_IPSR),r1                  // initialize first base pointer
 852         add r17=PT(R11),r1                      // initialize second base pointer
 853         ;;
 854         alloc r19=ar.pfs,8,0,0,0                // ensure in0-in7 are writable
 855         st8 [r16]=r29,PT(CR_IFS)-PT(CR_IPSR)    // save cr.ipsr
 856         tnat.nz p8,p0=in0
 857
 858         st8.spill [r17]=r11,PT(CR_IIP)-PT(R11)  // save r11
 859         tnat.nz p9,p0=in1
 860 (pKStk) mov r18=r0                              // make sure r18 isn't NaT
 861         ;;
 862
 863         st8 [r17]=r28,PT(AR_UNAT)-PT(CR_IIP)    // save cr.iip
 864         mov r28=b0                              // save b0 (2 cyc)
 865 (p8)    mov in0=-1
 866         ;;
 867
 868         st8 [r16]=r0,PT(AR_PFS)-PT(CR_IFS)      // clear cr.ifs
 869         st8 [r17]=r25,PT(AR_RSC)-PT(AR_UNAT)    // save ar.unat
 870 (p9)    mov in1=-1
 871         ;;
 872
 873         st8 [r16]=r26,PT(AR_RNAT)-PT(AR_PFS)    // save ar.pfs
 874         st8 [r17]=r27,PT(AR_BSPSTORE)-PT(AR_RSC)// save ar.rsc
 875         tnat.nz p10,p0=in2
 876
 877 (pUStk) sub r18=r18,r22                         // r18=RSE.ndirty*8
 878         tbit.nz p15,p0=r29,IA64_PSR_I_BIT
 879         tnat.nz p11,p0=in3
 880         ;;
 881 (pKStk) adds r16=PT(PR)-PT(AR_RNAT),r16         // skip over ar_rnat field
 882 (pKStk) adds r17=PT(B0)-PT(AR_BSPSTORE),r17     // skip over ar_bspstore field
 883 (p10)   mov in2=-1
 884
 885 (p11)   mov in3=-1
 886         tnat.nz p12,p0=in4
 887         tnat.nz p13,p0=in5
 888         ;;
 889 (pUStk) st8 [r16]=r24,PT(PR)-PT(AR_RNAT)        // save ar.rnat
 890 (pUStk) st8 [r17]=r23,PT(B0)-PT(AR_BSPSTORE)    // save ar.bspstore
 891         shl r18=r18,16                          // compute ar.rsc to be used for "loadrs"
 892         ;;
 893         st8 [r16]=r31,PT(LOADRS)-PT(PR)         // save predicates
 894         st8 [r17]=r28,PT(R1)-PT(B0)             // save b0
 895 (p12)   mov in4=-1
 896         ;;
 897         st8 [r16]=r18,PT(R12)-PT(LOADRS)        // save ar.rsc value for "loadrs"
 898         st8.spill [r17]=r20,PT(R13)-PT(R1)      // save original r1
 899 (p13)   mov in5=-1
 900         ;;
 901
 902 .mem.offset 0,0; st8.spill [r16]=r12,PT(AR_FPSR)-PT(R12)        // save r12
 903 .mem.offset 8,0; st8.spill [r17]=r13,PT(R15)-PT(R13)            // save r13
 904         tnat.nz p14,p0=in6
 905         ;;
 906         st8 [r16]=r21,PT(R8)-PT(AR_FPSR)        // save ar.fpsr
 907         st8.spill [r17]=r15                     // save r15
 908         tnat.nz p8,p0=in7
 909         ;;
 910         stf8 [r16]=f1           // ensure pt_regs.r8 != 0 (see handle_syscall_error)
 911         adds r12=-16,r1         // switch to kernel memory stack (with 16 bytes of scratch)
 912 (p14)   mov in6=-1
 913
 914         mov r13=r2                              // establish `current'
 915         movl r1=__gp                            // establish kernel global pointer
 916         ;;
 917 (p8)    mov in7=-1
 918         tnat.nz p9,p0=r15
 919
 920         cmp.eq pSys,pNonSys=r0,r0               // set pSys=1, pNonSys=0
 921         movl r17=FPSR_DEFAULT
 922         ;;
 923         mov.m ar.fpsr=r17                       // set ar.fpsr to kernel default value
 924 (p9)    mov r15=-1
 925         br.ret.sptk.many b7
 926 END(ia64_syscall_setup)
 927
 928         .org ia64_ivt+0x3c00
 929 /////////////////////////////////////////////////////////////////////////////////////////
 930 // 0x3c00 Entry 15 (size 64 bundles) Reserved
 931         DBG_FAULT(15)
 932         FAULT(15)
 933
 934         /*
 935          * Squatting in this space ...
 936          *
 937          * This special case dispatcher for illegal operation faults allows preserved
 938          * registers to be modified through a callback function (asm only) that is handed
 939          * back from the fault handler in r8. Up to three arguments can be passed to the
 940          * callback function by returning an aggregate with the callback as its first
 941          * element, followed by the arguments.
 942          */
 943 ENTRY(dispatch_illegal_op_fault)
 944         SAVE_MIN_WITH_COVER
 945         ssm psr.ic | PSR_DEFAULT_BITS
 946         ;;
 947         srlz.i          // guarantee that interruption collection is on
 948         ;;
 949 (p15)   ssm psr.i       // restore psr.i
 950         adds r3=8,r2    // set up second base pointer for SAVE_REST
 951         ;;
 952         alloc r14=ar.pfs,0,0,1,0        // must be first in insn group
 953         mov out0=ar.ec
 954         ;;
 955         SAVE_REST
 956         ;;
 957         br.call.sptk.many rp=ia64_illegal_op_fault
 958 .ret0:  ;;
 959         alloc r14=ar.pfs,0,0,3,0        // must be first in insn group
 960         mov out0=r9
 961         mov out1=r10
 962         mov out2=r11
 963         movl r15=ia64_leave_kernel
 964         ;;
 965         mov rp=r15
 966         mov b6=r8
 967         ;;
 968         cmp.ne p6,p0=0,r8
 969 (p6)    br.call.dpnt.many b6=b6         // call returns to ia64_leave_kernel
 970         br.sptk.many ia64_leave_kernel
 971 END(dispatch_illegal_op_fault)
 972
 973         .org ia64_ivt+0x4000
 974 /////////////////////////////////////////////////////////////////////////////////////////
 975 // 0x4000 Entry 16 (size 64 bundles) Reserved
 976         DBG_FAULT(16)
 977         FAULT(16)
 978
 979         .org ia64_ivt+0x4400
 980 /////////////////////////////////////////////////////////////////////////////////////////
 981 // 0x4400 Entry 17 (size 64 bundles) Reserved
 982         DBG_FAULT(17)
 983         FAULT(17)
 984
 985 ENTRY(non_syscall)
 986         SAVE_MIN_WITH_COVER
 987
 988         // There is no particular reason for this code to be here, other than that
 989         // there happens to be space here that would go unused otherwise.  If this
 990         // fault ever gets "unreserved", simply moved the following code to a more
 991         // suitable spot...
 992
 993         alloc r14=ar.pfs,0,0,2,0
 994         mov out0=cr.iim
 995         add out1=16,sp
 996         adds r3=8,r2                    // set up second base pointer for SAVE_REST
 997
 998         ssm psr.ic | PSR_DEFAULT_BITS
 999         ;;
1000         srlz.i                          // guarantee that interruption collection is on
1001         ;;
1002 (p15)   ssm psr.i                       // restore psr.i
1003         movl r15=ia64_leave_kernel
1004         ;;
1005         SAVE_REST
1006         mov rp=r15
1007         ;;
1008         br.call.sptk.many b6=ia64_bad_break     // avoid WAW on CFM and ignore return addr
1009 END(non_syscall)
1010
1011         .org ia64_ivt+0x4800
1012 /////////////////////////////////////////////////////////////////////////////////////////
1013 // 0x4800 Entry 18 (size 64 bundles) Reserved
1014         DBG_FAULT(18)
1015         FAULT(18)
1016
1017         /*
1018          * There is no particular reason for this code to be here, other than that
1019          * there happens to be space here that would go unused otherwise.  If this
1020          * fault ever gets "unreserved", simply moved the following code to a more
1021          * suitable spot...
1022          */
1023
1024 ENTRY(dispatch_unaligned_handler)
1025         SAVE_MIN_WITH_COVER
1026         ;;
1027         alloc r14=ar.pfs,0,0,2,0                // now it's safe (must be first in insn group!)
1028         mov out0=cr.ifa
1029         adds out1=16,sp
1030
1031         ssm psr.ic | PSR_DEFAULT_BITS
1032         ;;
1033         srlz.i                                  // guarantee that interruption collection is on
1034         ;;
1035 (p15)   ssm psr.i                               // restore psr.i
1036         adds r3=8,r2                            // set up second base pointer
1037         ;;
1038         SAVE_REST
1039         movl r14=ia64_leave_kernel
1040         ;;
1041         mov rp=r14
1042         br.sptk.many ia64_prepare_handle_unaligned
1043 END(dispatch_unaligned_handler)
1044
1045         .org ia64_ivt+0x4c00
1046 /////////////////////////////////////////////////////////////////////////////////////////
1047 // 0x4c00 Entry 19 (size 64 bundles) Reserved
1048         DBG_FAULT(19)
1049         FAULT(19)
1050
1051         /*
1052          * There is no particular reason for this code to be here, other than that
1053          * there happens to be space here that would go unused otherwise.  If this
1054          * fault ever gets "unreserved", simply moved the following code to a more
1055          * suitable spot...
1056          */
1057
1058 ENTRY(dispatch_to_fault_handler)
1059         /*
1060          * Input:
1061          *      psr.ic: off
1062          *      r19:    fault vector number (e.g., 24 for General Exception)
1063          *      r31:    contains saved predicates (pr)
1064          */
1065         SAVE_MIN_WITH_COVER_R19
1066         alloc r14=ar.pfs,0,0,5,0
1067         mov out0=r15
1068         mov out1=cr.isr
1069         mov out2=cr.ifa
1070         mov out3=cr.iim
1071         mov out4=cr.itir
1072         ;;
1073         ssm psr.ic | PSR_DEFAULT_BITS
1074         ;;
1075         srlz.i                                  // guarantee that interruption collection is on
1076         ;;
1077 (p15)   ssm psr.i                               // restore psr.i
1078         adds r3=8,r2                            // set up second base pointer for SAVE_REST
1079         ;;
1080         SAVE_REST
1081         movl r14=ia64_leave_kernel
1082         ;;
1083         mov rp=r14
1084         br.call.sptk.many b6=ia64_fault
1085 END(dispatch_to_fault_handler)
1086
1087 //
1088 // --- End of long entries, Beginning of short entries
1089 //
1090
1091         .org ia64_ivt+0x5000
1092 /////////////////////////////////////////////////////////////////////////////////////////
1093 // 0x5000 Entry 20 (size 16 bundles) Page Not Present (10,22,49)
1094 ENTRY(page_not_present)
1095         DBG_FAULT(20)
1096         mov r16=cr.ifa
1097         rsm psr.dt
1098         /*
1099          * The Linux page fault handler doesn't expect non-present pages to be in
1100          * the TLB.  Flush the existing entry now, so we meet that expectation.
1101          */
1102         mov r17=PAGE_SHIFT<<2
1103         ;;
1104         ptc.l r16,r17
1105         ;;
1106         mov r31=pr
1107         srlz.d
1108         br.sptk.many page_fault
1109 END(page_not_present)
1110
1111         .org ia64_ivt+0x5100
1112 /////////////////////////////////////////////////////////////////////////////////////////
1113 // 0x5100 Entry 21 (size 16 bundles) Key Permission (13,25,52)
1114 ENTRY(key_permission)
1115         DBG_FAULT(21)
1116         mov r16=cr.ifa
1117         rsm psr.dt
1118         mov r31=pr
1119         ;;
1120         srlz.d
1121         br.sptk.many page_fault
1122 END(key_permission)
1123
1124         .org ia64_ivt+0x5200
1125 /////////////////////////////////////////////////////////////////////////////////////////
1126 // 0x5200 Entry 22 (size 16 bundles) Instruction Access Rights (26)
1127 ENTRY(iaccess_rights)
1128         DBG_FAULT(22)
1129         mov r16=cr.ifa
1130         rsm psr.dt
1131         mov r31=pr
1132         ;;
1133         srlz.d
1134         br.sptk.many page_fault
1135 END(iaccess_rights)
1136
1137         .org ia64_ivt+0x5300
1138 /////////////////////////////////////////////////////////////////////////////////////////
1139 // 0x5300 Entry 23 (size 16 bundles) Data Access Rights (14,53)
1140 ENTRY(daccess_rights)
1141         DBG_FAULT(23)
1142         mov r16=cr.ifa
1143         rsm psr.dt
1144         mov r31=pr
1145         ;;
1146         srlz.d
1147         br.sptk.many page_fault
1148 END(daccess_rights)
1149
1150         .org ia64_ivt+0x5400
1151 /////////////////////////////////////////////////////////////////////////////////////////
1152 // 0x5400 Entry 24 (size 16 bundles) General Exception (5,32,34,36,38,39)
1153 ENTRY(general_exception)
1154         DBG_FAULT(24)
1155         mov r16=cr.isr
1156         mov r31=pr
1157         ;;
1158         cmp4.eq p6,p0=0,r16
1159 (p6)    br.sptk.many dispatch_illegal_op_fault
1160         ;;
1161         mov r19=24              // fault number
1162         br.sptk.many dispatch_to_fault_handler
1163 END(general_exception)
1164
1165         .org ia64_ivt+0x5500
1166 /////////////////////////////////////////////////////////////////////////////////////////
1167 // 0x5500 Entry 25 (size 16 bundles) Disabled FP-Register (35)
1168 ENTRY(disabled_fp_reg)
1169         DBG_FAULT(25)
1170         rsm psr.dfh             // ensure we can access fph
1171         ;;
1172         srlz.d
1173         mov r31=pr
1174         mov r19=25
1175         br.sptk.many dispatch_to_fault_handler
1176 END(disabled_fp_reg)
1177
1178         .org ia64_ivt+0x5600
1179 /////////////////////////////////////////////////////////////////////////////////////////
1180 // 0x5600 Entry 26 (size 16 bundles) Nat Consumption (11,23,37,50)
1181 ENTRY(nat_consumption)
1182         DBG_FAULT(26)
1183         FAULT(26)
1184 END(nat_consumption)
1185
1186         .org ia64_ivt+0x5700
1187 /////////////////////////////////////////////////////////////////////////////////////////
1188 // 0x5700 Entry 27 (size 16 bundles) Speculation (40)
1189 ENTRY(speculation_vector)
1190         DBG_FAULT(27)
1191         /*
1192          * A [f]chk.[as] instruction needs to take the branch to the recovery code but
1193          * this part of the architecture is not implemented in hardware on some CPUs, such
1194          * as Itanium.  Thus, in general we need to emulate the behavior.  IIM contains
1195          * the relative target (not yet sign extended).  So after sign extending it we
1196          * simply add it to IIP.  We also need to reset the EI field of the IPSR to zero,
1197          * i.e., the slot to restart into.
1198          *
1199          * cr.imm contains zero_ext(imm21)
1200          */
1201         mov r18=cr.iim
1202         ;;
1203         mov r17=cr.iip
1204         shl r18=r18,43                  // put sign bit in position (43=64-21)
1205         ;;
1206
1207         mov r16=cr.ipsr
1208         shr r18=r18,39                  // sign extend (39=43-4)
1209         ;;
1210
1211         add r17=r17,r18                 // now add the offset
1212         ;;
1213         mov cr.iip=r17
1214         dep r16=0,r16,41,2              // clear EI
1215         ;;
1216
1217         mov cr.ipsr=r16
1218         ;;
1219
1220         rfi                             // and go back
1221 END(speculation_vector)
1222
1223         .org ia64_ivt+0x5800
1224 /////////////////////////////////////////////////////////////////////////////////////////
1225 // 0x5800 Entry 28 (size 16 bundles) Reserved
1226         DBG_FAULT(28)
1227         FAULT(28)
1228
1229         .org ia64_ivt+0x5900
1230 /////////////////////////////////////////////////////////////////////////////////////////
1231 // 0x5900 Entry 29 (size 16 bundles) Debug (16,28,56)
1232 ENTRY(debug_vector)
1233         DBG_FAULT(29)
1234         FAULT(29)
1235 END(debug_vector)
1236
1237         .org ia64_ivt+0x5a00
1238 /////////////////////////////////////////////////////////////////////////////////////////
1239 // 0x5a00 Entry 30 (size 16 bundles) Unaligned Reference (57)
1240 ENTRY(unaligned_access)
1241         DBG_FAULT(30)
1242         mov r16=cr.ipsr
1243         mov r31=pr              // prepare to save predicates
1244         ;;
1245         br.sptk.many dispatch_unaligned_handler
1246 END(unaligned_access)
1247
1248         .org ia64_ivt+0x5b00
1249 /////////////////////////////////////////////////////////////////////////////////////////
1250 // 0x5b00 Entry 31 (size 16 bundles) Unsupported Data Reference (57)
1251 ENTRY(unsupported_data_reference)
1252         DBG_FAULT(31)
1253         FAULT(31)
1254 END(unsupported_data_reference)
1255
1256         .org ia64_ivt+0x5c00
1257 /////////////////////////////////////////////////////////////////////////////////////////
1258 // 0x5c00 Entry 32 (size 16 bundles) Floating-Point Fault (64)
1259 ENTRY(floating_point_fault)
1260         DBG_FAULT(32)
1261         FAULT(32)
1262 END(floating_point_fault)
1263
1264         .org ia64_ivt+0x5d00
1265 /////////////////////////////////////////////////////////////////////////////////////////
1266 // 0x5d00 Entry 33 (size 16 bundles) Floating Point Trap (66)
1267 ENTRY(floating_point_trap)
1268         DBG_FAULT(33)
1269         FAULT(33)
1270 END(floating_point_trap)
1271
1272         .org ia64_ivt+0x5e00
1273 /////////////////////////////////////////////////////////////////////////////////////////
1274 // 0x5e00 Entry 34 (size 16 bundles) Lower Privilege Transfer Trap (66)
1275 ENTRY(lower_privilege_trap)
1276         DBG_FAULT(34)
1277         FAULT(34)
1278 END(lower_privilege_trap)
1279
1280         .org ia64_ivt+0x5f00
1281 /////////////////////////////////////////////////////////////////////////////////////////
1282 // 0x5f00 Entry 35 (size 16 bundles) Taken Branch Trap (68)
1283 ENTRY(taken_branch_trap)
1284         DBG_FAULT(35)
1285         FAULT(35)
1286 END(taken_branch_trap)
1287
1288         .org ia64_ivt+0x6000
1289 /////////////////////////////////////////////////////////////////////////////////////////
1290 // 0x6000 Entry 36 (size 16 bundles) Single Step Trap (69)
1291 ENTRY(single_step_trap)
1292         DBG_FAULT(36)
1293         FAULT(36)
1294 END(single_step_trap)
1295
1296         .org ia64_ivt+0x6100
1297 /////////////////////////////////////////////////////////////////////////////////////////
1298 // 0x6100 Entry 37 (size 16 bundles) Reserved
1299         DBG_FAULT(37)
1300         FAULT(37)
1301
1302         .org ia64_ivt+0x6200
1303 /////////////////////////////////////////////////////////////////////////////////////////
1304 // 0x6200 Entry 38 (size 16 bundles) Reserved
1305         DBG_FAULT(38)
1306         FAULT(38)
1307
1308         .org ia64_ivt+0x6300
1309 /////////////////////////////////////////////////////////////////////////////////////////
1310 // 0x6300 Entry 39 (size 16 bundles) Reserved
1311         DBG_FAULT(39)
1312         FAULT(39)
1313
1314         .org ia64_ivt+0x6400
1315 /////////////////////////////////////////////////////////////////////////////////////////
1316 // 0x6400 Entry 40 (size 16 bundles) Reserved
1317         DBG_FAULT(40)
1318         FAULT(40)
1319
1320         .org ia64_ivt+0x6500
1321 /////////////////////////////////////////////////////////////////////////////////////////
1322 // 0x6500 Entry 41 (size 16 bundles) Reserved
1323         DBG_FAULT(41)
1324         FAULT(41)
1325
1326         .org ia64_ivt+0x6600
1327 /////////////////////////////////////////////////////////////////////////////////////////
1328 // 0x6600 Entry 42 (size 16 bundles) Reserved
1329         DBG_FAULT(42)
1330         FAULT(42)
1331
1332         .org ia64_ivt+0x6700
1333 /////////////////////////////////////////////////////////////////////////////////////////
1334 // 0x6700 Entry 43 (size 16 bundles) Reserved
1335         DBG_FAULT(43)
1336         FAULT(43)
1337
1338         .org ia64_ivt+0x6800
1339 /////////////////////////////////////////////////////////////////////////////////////////
1340 // 0x6800 Entry 44 (size 16 bundles) Reserved
1341         DBG_FAULT(44)
1342         FAULT(44)
1343
1344         .org ia64_ivt+0x6900
1345 /////////////////////////////////////////////////////////////////////////////////////////
1346 // 0x6900 Entry 45 (size 16 bundles) IA-32 Exeception (17,18,29,41,42,43,44,58,60,61,62,72,73,75,76,77)
1347 ENTRY(ia32_exception)
1348         DBG_FAULT(45)
1349         FAULT(45)
1350 END(ia32_exception)
1351
1352         .org ia64_ivt+0x6a00
1353 /////////////////////////////////////////////////////////////////////////////////////////
1354 // 0x6a00 Entry 46 (size 16 bundles) IA-32 Intercept  (30,31,59,70,71)
1355 ENTRY(ia32_intercept)
1356         DBG_FAULT(46)
1357 #ifdef  CONFIG_IA32_SUPPORT
1358         mov r31=pr
1359         mov r16=cr.isr
1360         ;;
1361         extr.u r17=r16,16,8     // get ISR.code
1362         mov r18=ar.eflag
1363         mov r19=cr.iim          // old eflag value
1364         ;;
1365         cmp.ne p6,p0=2,r17
1366 (p6)    br.cond.spnt 1f         // not a system flag fault
1367         xor r16=r18,r19
1368         ;;
1369         extr.u r17=r16,18,1     // get the eflags.ac bit
1370         ;;
1371         cmp.eq p6,p0=0,r17
1372 (p6)    br.cond.spnt 1f         // eflags.ac bit didn't change
1373         ;;
1374         mov pr=r31,-1           // restore predicate registers
1375         rfi
1376
1377 1:
1378 #endif  // CONFIG_IA32_SUPPORT
1379         FAULT(46)
1380 END(ia32_intercept)
1381
1382         .org ia64_ivt+0x6b00
1383 /////////////////////////////////////////////////////////////////////////////////////////
1384 // 0x6b00 Entry 47 (size 16 bundles) IA-32 Interrupt  (74)
1385 ENTRY(ia32_interrupt)
1386         DBG_FAULT(47)
1387 #ifdef CONFIG_IA32_SUPPORT
1388         mov r31=pr
1389         br.sptk.many dispatch_to_ia32_handler
1390 #else
1391         FAULT(47)
1392 #endif
1393 END(ia32_interrupt)
1394
1395         .org ia64_ivt+0x6c00
1396 /////////////////////////////////////////////////////////////////////////////////////////
1397 // 0x6c00 Entry 48 (size 16 bundles) Reserved
1398         DBG_FAULT(48)
1399         FAULT(48)
1400
1401         .org ia64_ivt+0x6d00
1402 /////////////////////////////////////////////////////////////////////////////////////////
1403 // 0x6d00 Entry 49 (size 16 bundles) Reserved
1404         DBG_FAULT(49)
1405         FAULT(49)
1406
1407         .org ia64_ivt+0x6e00
1408 /////////////////////////////////////////////////////////////////////////////////////////
1409 // 0x6e00 Entry 50 (size 16 bundles) Reserved
1410         DBG_FAULT(50)
1411         FAULT(50)
1412
1413         .org ia64_ivt+0x6f00
1414 /////////////////////////////////////////////////////////////////////////////////////////
1415 // 0x6f00 Entry 51 (size 16 bundles) Reserved
1416         DBG_FAULT(51)
1417         FAULT(51)
1418
1419         .org ia64_ivt+0x7000
1420 /////////////////////////////////////////////////////////////////////////////////////////
1421 // 0x7000 Entry 52 (size 16 bundles) Reserved
1422         DBG_FAULT(52)
1423         FAULT(52)
1424
1425         .org ia64_ivt+0x7100
1426 /////////////////////////////////////////////////////////////////////////////////////////
1427 // 0x7100 Entry 53 (size 16 bundles) Reserved
1428         DBG_FAULT(53)
1429         FAULT(53)
1430
1431         .org ia64_ivt+0x7200
1432 /////////////////////////////////////////////////////////////////////////////////////////
1433 // 0x7200 Entry 54 (size 16 bundles) Reserved
1434         DBG_FAULT(54)
1435         FAULT(54)
1436
1437         .org ia64_ivt+0x7300
1438 /////////////////////////////////////////////////////////////////////////////////////////
1439 // 0x7300 Entry 55 (size 16 bundles) Reserved
1440         DBG_FAULT(55)
1441         FAULT(55)
1442
1443         .org ia64_ivt+0x7400
1444 /////////////////////////////////////////////////////////////////////////////////////////
1445 // 0x7400 Entry 56 (size 16 bundles) Reserved
1446         DBG_FAULT(56)
1447         FAULT(56)
1448
1449         .org ia64_ivt+0x7500
1450 /////////////////////////////////////////////////////////////////////////////////////////
1451 // 0x7500 Entry 57 (size 16 bundles) Reserved
1452         DBG_FAULT(57)
1453         FAULT(57)
1454
1455         .org ia64_ivt+0x7600
1456 /////////////////////////////////////////////////////////////////////////////////////////
1457 // 0x7600 Entry 58 (size 16 bundles) Reserved
1458         DBG_FAULT(58)
1459         FAULT(58)
1460
1461         .org ia64_ivt+0x7700
1462 /////////////////////////////////////////////////////////////////////////////////////////
1463 // 0x7700 Entry 59 (size 16 bundles) Reserved
1464         DBG_FAULT(59)
1465         FAULT(59)
1466
1467         .org ia64_ivt+0x7800
1468 /////////////////////////////////////////////////////////////////////////////////////////
1469 // 0x7800 Entry 60 (size 16 bundles) Reserved
1470         DBG_FAULT(60)
1471         FAULT(60)
1472
1473         .org ia64_ivt+0x7900
1474 /////////////////////////////////////////////////////////////////////////////////////////
1475 // 0x7900 Entry 61 (size 16 bundles) Reserved
1476         DBG_FAULT(61)
1477         FAULT(61)
1478
1479         .org ia64_ivt+0x7a00
1480 /////////////////////////////////////////////////////////////////////////////////////////
1481 // 0x7a00 Entry 62 (size 16 bundles) Reserved
1482         DBG_FAULT(62)
1483         FAULT(62)
1484
1485         .org ia64_ivt+0x7b00
1486 /////////////////////////////////////////////////////////////////////////////////////////
1487 // 0x7b00 Entry 63 (size 16 bundles) Reserved
1488         DBG_FAULT(63)
1489         FAULT(63)
1490
1491         .org ia64_ivt+0x7c00
1492 /////////////////////////////////////////////////////////////////////////////////////////
1493 // 0x7c00 Entry 64 (size 16 bundles) Reserved
1494         DBG_FAULT(64)
1495         FAULT(64)
1496
1497         .org ia64_ivt+0x7d00
1498 /////////////////////////////////////////////////////////////////////////////////////////
1499 // 0x7d00 Entry 65 (size 16 bundles) Reserved
1500         DBG_FAULT(65)
1501         FAULT(65)
1502
1503         .org ia64_ivt+0x7e00
1504 /////////////////////////////////////////////////////////////////////////////////////////
1505 // 0x7e00 Entry 66 (size 16 bundles) Reserved
1506         DBG_FAULT(66)
1507         FAULT(66)
1508
1509         .org ia64_ivt+0x7f00
1510 /////////////////////////////////////////////////////////////////////////////////////////
1511 // 0x7f00 Entry 67 (size 16 bundles) Reserved
1512         DBG_FAULT(67)
1513         FAULT(67)
1514
1515 #ifdef CONFIG_IA32_SUPPORT
1516
1517         /*
1518          * There is no particular reason for this code to be here, other than that
1519          * there happens to be space here that would go unused otherwise.  If this
1520          * fault ever gets "unreserved", simply moved the following code to a more
1521          * suitable spot...
1522          */
1523
1524         // IA32 interrupt entry point
1525
1526 ENTRY(dispatch_to_ia32_handler)
1527         SAVE_MIN
1528         ;;
1529         mov r14=cr.isr
1530         ssm psr.ic | PSR_DEFAULT_BITS
1531         ;;
1532         srlz.i                                  // guarantee that interruption collection is on
1533         ;;
1534 (p15)   ssm psr.i
1535         adds r3=8,r2            // Base pointer for SAVE_REST
1536         ;;
1537         SAVE_REST
1538         ;;
1539         mov r15=0x80
1540         shr r14=r14,16          // Get interrupt number
1541         ;;
1542         cmp.ne p6,p0=r14,r15
1543 (p6)    br.call.dpnt.many b6=non_ia32_syscall
1544
1545         adds r14=IA64_PT_REGS_R8_OFFSET + 16,sp // 16 byte hole per SW conventions
1546         adds r15=IA64_PT_REGS_R1_OFFSET + 16,sp
1547         ;;
1548         cmp.eq pSys,pNonSys=r0,r0 // set pSys=1, pNonSys=0
1549         ld8 r8=[r14]            // get r8
1550         ;;
1551         st8 [r15]=r8            // save original EAX in r1 (IA32 procs don't use the GP)
1552         ;;
1553         alloc r15=ar.pfs,0,0,6,0        // must first in an insn group
1554         ;;
1555         ld4 r8=[r14],8          // r8 == eax (syscall number)
1556         mov r15=IA32_NR_syscalls
1557         ;;
1558         cmp.ltu.unc p6,p7=r8,r15
1559         ld4 out1=[r14],8        // r9 == ecx
1560         ;;
1561         ld4 out2=[r14],8        // r10 == edx
1562         ;;
1563         ld4 out0=[r14]          // r11 == ebx
1564         adds r14=(IA64_PT_REGS_R13_OFFSET) + 16,sp
1565         ;;
1566         ld4 out5=[r14],PT(R14)-PT(R13)  // r13 == ebp
1567         ;;
1568         ld4 out3=[r14],PT(R15)-PT(R14)  // r14 == esi
1569         adds r2=TI_FLAGS+IA64_TASK_SIZE,r13
1570         ;;
1571         ld4 out4=[r14]          // r15 == edi
1572         movl r16=ia32_syscall_table
1573         ;;
1574 (p6)    shladd r16=r8,3,r16     // force ni_syscall if not valid syscall number
1575         ld4 r2=[r2]             // r2 = current_thread_info()->flags
1576         ;;
1577         ld8 r16=[r16]
1578         and r2=_TIF_SYSCALL_TRACEAUDIT,r2       // mask trace or audit
1579         ;;
1580         mov b6=r16
1581         movl r15=ia32_ret_from_syscall
1582         cmp.eq p8,p0=r2,r0
1583         ;;
1584         mov rp=r15
1585 (p8)    br.call.sptk.many b6=b6
1586         br.cond.sptk ia32_trace_syscall
1587
1588 non_ia32_syscall:
1589         alloc r15=ar.pfs,0,0,2,0
1590         mov out0=r14                            // interrupt #
1591         add out1=16,sp                          // pointer to pt_regs
1592         ;;                      // avoid WAW on CFM
1593         br.call.sptk.many rp=ia32_bad_interrupt
1594 .ret1:  movl r15=ia64_leave_kernel
1595         ;;
1596         mov rp=r15
1597         br.ret.sptk.many rp
1598 END(dispatch_to_ia32_handler)
1599
1600 #endif /* CONFIG_IA32_SUPPORT */