arch/mips/ddb5xxx/ddb5477/setup.c

   1 /*
   2  *
   3  * Copyright 2001 MontaVista Software Inc.
   4  * Author: jsun@mvista.com or jsun@junsun.net
   5  *
   6  * arch/mips/ddb5xxx/ddb5477/setup.c
   7  *     Setup file for DDB5477.
   8  *
   9  * This program is free software; you can redistribute  it and/or modify it
  10  * under  the terms of  the GNU General  Public License as published by the
  11  * Free Software Foundation;  either version 2 of the  License, or (at your
  12  * option) any later version.
  13  */
  14 #include <linux/config.h>
  15 #include <linux/init.h>
  16 #include <linux/kernel.h>
  17 #include <linux/types.h>
  18 #include <linux/sched.h>
  19 #include <linux/pci.h>
  20 #include <linux/ide.h>
  21 #include <linux/fs.h>
  22 #include <linux/ioport.h>
  23 #include <linux/param.h>        /* for HZ */
  24 #include <linux/major.h>
  25 #include <linux/kdev_t.h>
  26 #include <linux/root_dev.h>
  27
  28 #include <asm/cpu.h>
  29 #include <asm/bootinfo.h>
  30 #include <asm/addrspace.h>
  31 #include <asm/time.h>
  32 #include <asm/bcache.h>
  33 #include <asm/irq.h>
  34 #include <asm/reboot.h>
  35 #include <asm/gdb-stub.h>
  36 #include <asm/traps.h>
  37 #include <asm/debug.h>
  38 #include <asm/pci_channel.h>
  39
  40 #include <asm/ddb5xxx/ddb5xxx.h>
  41
  42 #include "lcd44780.h"
  43
  44
  45 #define USE_CPU_COUNTER_TIMER   /* whether we use cpu counter */
  46
  47 #define SP_TIMER_BASE                   DDB_SPT1CTRL_L
  48 #define SP_TIMER_IRQ                    VRC5477_IRQ_SPT1
  49
  50 static int bus_frequency = CONFIG_DDB5477_BUS_FREQUENCY*1000;
  51
  52 static void ddb_machine_restart(char *command)
  53 {
  54         static void (*back_to_prom) (void) = (void (*)(void)) 0xbfc00000;
  55
  56         u32 t;
  57
  58         /* PCI cold reset */
  59         ddb_pci_reset_bus();
  60
  61         /* CPU cold reset */
  62         t = ddb_in32(DDB_CPUSTAT);
  63         db_assert((t&1));
  64         ddb_out32(DDB_CPUSTAT, t);
  65
  66         /* Call the PROM */
  67         back_to_prom();
  68 }
  69
  70 static void ddb_machine_halt(void)
  71 {
  72         printk("DDB Vrc-5477 halted.\n");
  73         while (1);
  74 }
  75
  76 static void ddb_machine_power_off(void)
  77 {
  78         printk("DDB Vrc-5477 halted. Please turn off the power.\n");
  79         while (1);
  80 }
  81
  82 extern void rtc_ds1386_init(unsigned long base);
  83
  84 static unsigned int __init detect_bus_frequency(unsigned long rtc_base)
  85 {
  86         unsigned int freq;
  87         unsigned char c;
  88         unsigned int t1, t2;
  89         unsigned i;
  90
  91         ddb_out32(SP_TIMER_BASE, 0xffffffff);
  92         ddb_out32(SP_TIMER_BASE+4, 0x1);
  93         ddb_out32(SP_TIMER_BASE+8, 0xffffffff);
  94
  95         /* check if rtc is running */
  96         c= *(volatile unsigned char*)rtc_base;
  97         for(i=0; (c == *(volatile unsigned char*)rtc_base) && (i<100000000); i++);
  98         if (c == *(volatile unsigned char*)rtc_base) {
  99                 printk("Failed to detect bus frequency.  Use default 83.3MHz.\n");
 100                 return 83333000;
 101         }
 102
 103         c= *(volatile unsigned char*)rtc_base;
 104         while (c == *(volatile unsigned char*)rtc_base);
 105         /* we are now at the turn of 1/100th second, if no error. */
 106         t1 = ddb_in32(SP_TIMER_BASE+8);
 107
 108         for (i=0; i< 10; i++) {
 109                 c= *(volatile unsigned char*)rtc_base;
 110                 while (c == *(volatile unsigned char*)rtc_base);
 111                 /* we are now at the turn of another 1/100th second */
 112                 t2 = ddb_in32(SP_TIMER_BASE+8);
 113         }
 114
 115         ddb_out32(SP_TIMER_BASE+4, 0x0);        /* disable it again */
 116
 117         freq = (t1 - t2)*10;
 118         printk("DDB bus frequency detection : %u \n", freq);
 119         return freq;
 120 }
 121
 122 static void __init ddb_time_init(void)
 123 {
 124         unsigned long rtc_base;
 125         unsigned int i;
 126
 127         /* we have ds1396 RTC chip */
 128         if (mips_machtype == MACH_NEC_ROCKHOPPER
 129                 ||  mips_machtype == MACH_NEC_ROCKHOPPERII) {
 130                 rtc_base = KSEG1ADDR(DDB_LCS2_BASE);
 131         } else {
 132                 rtc_base = KSEG1ADDR(DDB_LCS1_BASE);
 133         }
 134         rtc_ds1386_init(rtc_base);
 135
 136         /* do we need to do run-time detection of bus speed? */
 137         if (bus_frequency == 0) {
 138                 bus_frequency = detect_bus_frequency(rtc_base);
 139         }
 140
 141         /* mips_hpt_frequency is 1/2 of the cpu core freq */
 142         i =  (read_c0_config() >> 28 ) & 7;
 143         if ((current_cpu_data.cputype == CPU_R5432) && (i == 3))
 144                 i = 4;
 145         mips_hpt_frequency = bus_frequency*(i+4)/4;
 146 }
 147
 148 extern int setup_irq(unsigned int irq, struct irqaction *irqaction);
 149
 150 static void __init ddb_timer_setup(struct irqaction *irq)
 151 {
 152 #if defined(USE_CPU_COUNTER_TIMER)
 153
 154         /* we are using the cpu counter for timer interrupts */
 155         setup_irq(CPU_IRQ_BASE + 7, irq);
 156
 157 #else
 158
 159         /* if we use Special purpose timer 1 */
 160         ddb_out32(SP_TIMER_BASE, bus_frequency/HZ);
 161         ddb_out32(SP_TIMER_BASE+4, 0x1);
 162         setup_irq(SP_TIMER_IRQ, irq);
 163
 164 #endif
 165 }
 166
 167 static void ddb5477_board_init(void);
 168 extern void ddb5477_irq_setup(void);
 169 extern void (*irq_setup)(void);
 170
 171 extern struct pci_controller ddb5477_ext_controller;
 172 extern struct pci_controller ddb5477_io_controller;
 173
 174 static int  ddb5477_setup(void)
 175 {
 176         extern int panic_timeout;
 177
 178         /* initialize board - we don't trust the loader */
 179         ddb5477_board_init();
 180
 181         irq_setup = ddb5477_irq_setup;
 182         set_io_port_base(KSEG1ADDR(DDB_PCI_IO_BASE));
 183
 184         board_time_init = ddb_time_init;
 185         board_timer_setup = ddb_timer_setup;
 186
 187         _machine_restart = ddb_machine_restart;
 188         _machine_halt = ddb_machine_halt;
 189         _machine_power_off = ddb_machine_power_off;
 190
 191         /* setup resource limits */
 192         ioport_resource.end = DDB_PCI0_IO_SIZE + DDB_PCI1_IO_SIZE - 1;
 193         iomem_resource.end = 0xffffffff;
 194
 195         /* Reboot on panic */
 196         panic_timeout = 180;
 197
 198         register_pci_controller (&ddb5477_ext_controller);
 199         register_pci_controller (&ddb5477_io_controller);
 200
 201         return 0;
 202 }
 203
 204 early_initcall(ddb5477_setup);
 205
 206 static void __init ddb5477_board_init(void)
 207 {
 208         /* ----------- setup PDARs ------------ */
 209
 210         /* SDRAM should have been set */
 211         db_assert(ddb_in32(DDB_SDRAM0) ==
 212                     ddb_calc_pdar(DDB_SDRAM_BASE, board_ram_size, 32, 0, 1));
 213
 214         /* SDRAM1 should be turned off.  What is this for anyway ? */
 215         db_assert( (ddb_in32(DDB_SDRAM1) & 0xf) == 0);
 216
 217         /* Setup local bus. */
 218
 219         /* Flash U12 PDAR and timing. */
 220         ddb_set_pdar(DDB_LCS0, DDB_LCS0_BASE, DDB_LCS0_SIZE, 16, 0, 0);
 221         ddb_out32(DDB_LCST0, 0x00090842);
 222
 223         /* We need to setup LCS1 and LCS2 differently based on the
 224            board_version */
 225         if (mips_machtype == MACH_NEC_ROCKHOPPER) {
 226                 /* Flash U13 PDAR and timing. */
 227                 ddb_set_pdar(DDB_LCS1, DDB_LCS1_BASE, DDB_LCS1_SIZE, 16, 0, 0);
 228                 ddb_out32(DDB_LCST1, 0x00090842);
 229
 230                 /* EPLD (NVRAM, switch, LCD, and mezzanie). */
 231                 ddb_set_pdar(DDB_LCS2, DDB_LCS2_BASE, DDB_LCS2_SIZE, 8, 0, 0);
 232         } else {
 233                 /* misc */
 234                 ddb_set_pdar(DDB_LCS1, DDB_LCS1_BASE, DDB_LCS1_SIZE, 8, 0, 0);
 235                 /* mezzanie (?) */
 236                 ddb_set_pdar(DDB_LCS2, DDB_LCS2_BASE, DDB_LCS2_SIZE, 16, 0, 0);
 237         }
 238
 239         /* verify VRC5477 base addr */
 240         db_assert(ddb_in32(DDB_VRC5477) ==
 241                   ddb_calc_pdar(DDB_VRC5477_BASE, DDB_VRC5477_SIZE, 32, 0, 1));
 242
 243         /* verify BOOT ROM addr */
 244         db_assert(ddb_in32(DDB_BOOTCS) ==
 245                   ddb_calc_pdar(DDB_BOOTCS_BASE, DDB_BOOTCS_SIZE, 8, 0, 0));
 246
 247         /* setup PCI windows - window0 for MEM/config, window1 for IO */
 248         ddb_set_pdar(DDB_PCIW0, DDB_PCI0_MEM_BASE, DDB_PCI0_MEM_SIZE, 32, 0, 1);
 249         ddb_set_pdar(DDB_PCIW1, DDB_PCI0_IO_BASE, DDB_PCI0_IO_SIZE, 32, 0, 1);
 250         ddb_set_pdar(DDB_IOPCIW0, DDB_PCI1_MEM_BASE, DDB_PCI1_MEM_SIZE, 32, 0, 1);
 251         ddb_set_pdar(DDB_IOPCIW1, DDB_PCI1_IO_BASE, DDB_PCI1_IO_SIZE, 32, 0, 1);
 252
 253         /* ------------ reset PCI bus and BARs ----------------- */
 254         ddb_pci_reset_bus();
 255
 256         ddb_out32(DDB_BARM010, 0x00000008);
 257         ddb_out32(DDB_BARM011, 0x00000008);
 258
 259         ddb_out32(DDB_BARC0, 0xffffffff);
 260         ddb_out32(DDB_BARM230, 0xffffffff);
 261         ddb_out32(DDB_BAR00, 0xffffffff);
 262         ddb_out32(DDB_BAR10, 0xffffffff);
 263         ddb_out32(DDB_BAR20, 0xffffffff);
 264         ddb_out32(DDB_BAR30, 0xffffffff);
 265         ddb_out32(DDB_BAR40, 0xffffffff);
 266         ddb_out32(DDB_BAR50, 0xffffffff);
 267         ddb_out32(DDB_BARB0, 0xffffffff);
 268
 269         ddb_out32(DDB_BARC1, 0xffffffff);
 270         ddb_out32(DDB_BARM231, 0xffffffff);
 271         ddb_out32(DDB_BAR01, 0xffffffff);
 272         ddb_out32(DDB_BAR11, 0xffffffff);
 273         ddb_out32(DDB_BAR21, 0xffffffff);
 274         ddb_out32(DDB_BAR31, 0xffffffff);
 275         ddb_out32(DDB_BAR41, 0xffffffff);
 276         ddb_out32(DDB_BAR51, 0xffffffff);
 277         ddb_out32(DDB_BARB1, 0xffffffff);
 278
 279         /*
 280          * We use pci master register 0  for memory space / config space
 281          * And we use register 1 for IO space.
 282          * Note that for memory space, we bump up the pci base address
 283          * so that we have 1:1 mapping between PCI memory and cpu physical.
 284          * For PCI IO space, it starts from 0 in PCI IO space but with
 285          * DDB_xx_IO_BASE in CPU physical address space.
 286          */
 287         ddb_set_pmr(DDB_PCIINIT00, DDB_PCICMD_MEM, DDB_PCI0_MEM_BASE,
 288                     DDB_PCI_ACCESS_32);
 289         ddb_set_pmr(DDB_PCIINIT10, DDB_PCICMD_IO, 0, DDB_PCI_ACCESS_32);
 290
 291         ddb_set_pmr(DDB_PCIINIT01, DDB_PCICMD_MEM, DDB_PCI1_MEM_BASE,
 292                     DDB_PCI_ACCESS_32);
 293         ddb_set_pmr(DDB_PCIINIT11, DDB_PCICMD_IO, DDB_PCI0_IO_SIZE,
 294                     DDB_PCI_ACCESS_32);
 295
 296
 297         /* PCI cross window should be set properly */
 298         ddb_set_pdar(DDB_BARP00, DDB_PCI1_MEM_BASE, DDB_PCI1_MEM_SIZE, 32, 0, 1);
 299         ddb_set_pdar(DDB_BARP10, DDB_PCI1_IO_BASE, DDB_PCI1_IO_SIZE, 32, 0, 1);
 300         ddb_set_pdar(DDB_BARP01, DDB_PCI0_MEM_BASE, DDB_PCI0_MEM_SIZE, 32, 0, 1);
 301         ddb_set_pdar(DDB_BARP11, DDB_PCI0_IO_BASE, DDB_PCI0_IO_SIZE, 32, 0, 1);
 302
 303         if (mips_machtype == MACH_NEC_ROCKHOPPER
 304            ||  mips_machtype == MACH_NEC_ROCKHOPPERII) {
 305                 /* Disable bus diagnostics. */
 306                 ddb_out32(DDB_PCICTL0_L, 0);
 307                 ddb_out32(DDB_PCICTL0_H, 0);
 308                 ddb_out32(DDB_PCICTL1_L, 0);
 309                 ddb_out32(DDB_PCICTL1_H, 0);
 310         }
 311
 312         if (mips_machtype == MACH_NEC_ROCKHOPPER) {
 313                 u16                     vid;
 314                 struct pci_bus          bus;
 315                 struct pci_dev          dev_m1533;
 316                 extern struct pci_ops   ddb5477_ext_pci_ops;
 317
 318                 bus.parent      = NULL;    /* we scan the top level only */
 319                 bus.ops         = &ddb5477_ext_pci_ops;
 320                 dev_m1533.bus         = &bus;
 321                 dev_m1533.sysdata     = NULL;
 322                 dev_m1533.devfn       = 7*8;     // slot 7: M1533 SouthBridge.
 323                 pci_read_config_word(&dev_m1533, 0, &vid);
 324                 if (vid == PCI_VENDOR_ID_AL) {
 325                         printk("Changing mips_machtype to MACH_NEC_ROCKHOPPERII\n");
 326                         mips_machtype = MACH_NEC_ROCKHOPPERII;
 327                 }
 328         }
 329
 330         /* enable USB input buffers */
 331         ddb_out32(DDB_PIBMISC, 0x00000007);
 332
 333         /* For dual-function pins, make them all non-GPIO */
 334         ddb_out32(DDB_GIUFUNSEL, 0x0);
 335         // ddb_out32(DDB_GIUFUNSEL, 0xfe0fcfff);  /* NEC recommanded value */
 336
 337         if (mips_machtype == MACH_NEC_ROCKHOPPERII) {
 338
 339                 /* enable IDE controller on Ali chip (south bridge) */
 340                 u8                      temp8;
 341                 struct pci_bus          bus;
 342                 struct pci_dev          dev_m1533;
 343                 struct pci_dev          dev_m5229;
 344                 extern struct pci_ops   ddb5477_ext_pci_ops;
 345
 346                 /* Setup M1535 registers */
 347                 bus.parent      = NULL;    /* we scan the top level only */
 348                 bus.ops         = &ddb5477_ext_pci_ops;
 349                 dev_m1533.bus         = &bus;
 350                 dev_m1533.sysdata     = NULL;
 351                 dev_m1533.devfn       = 7*8;     // slot 7: M1533 SouthBridge.
 352
 353                 /* setup IDE controller
 354                  * enable IDE controller (bit 6 - 1)
 355                  * IDE IDSEL to be addr:A15 (bit 4:5 - 11)
 356                  * disable IDE ATA Secondary Bus Signal Pad Control (bit 3 - 0)
 357                  * enable IDE ATA Primary Bus Signal Pad Control (bit 2 - 1)
 358                  */
 359                 pci_write_config_byte(&dev_m1533, 0x58, 0x74);
 360
 361                 /*
 362                  * positive decode (bit6 -0)
 363                  * enable IDE controler interrupt (bit 4 -1)
 364                  * setup SIRQ to point to IRQ 14 (bit 3:0 - 1101)
 365                  */
 366                 pci_write_config_byte(&dev_m1533, 0x44, 0x1d);
 367
 368                 /* Setup M5229 registers */
 369                 dev_m5229.bus = &bus;
 370                 dev_m5229.sysdata = NULL;
 371                 dev_m5229.devfn = 4*8;          // slot 4 (AD15): M5229 IDE
 372
 373                 /*
 374                  * enable IDE in the M5229 config register 0x50 (bit 0 - 1)
 375                  * M5229 IDSEL is addr:15; see above setting
 376                  */
 377                 pci_read_config_byte(&dev_m5229, 0x50, &temp8);
 378                 pci_write_config_byte(&dev_m5229, 0x50, temp8 | 0x1);
 379
 380                 /*
 381                  * enable bus master (bit 2)  and IO decoding  (bit 0)
 382                  */
 383                 pci_read_config_byte(&dev_m5229, 0x04, &temp8);
 384                 pci_write_config_byte(&dev_m5229, 0x04, temp8 | 0x5);
 385
 386                 /*
 387                  * enable native, copied from arch/ppc/k2boot/head.S
 388                  * TODO - need volatile, need to be portable
 389                  */
 390                 pci_write_config_byte(&dev_m5229, 0x09, 0xef);
 391
 392                 /* Set Primary Channel Command Block Timing */
 393                 pci_write_config_byte(&dev_m5229, 0x59, 0x31);
 394
 395                 /*
 396                  * Enable primary channel 40-pin cable
 397                  * M5229 register 0x4a (bit 0)
 398                  */
 399                 pci_read_config_byte(&dev_m5229, 0x4a, &temp8);
 400                 pci_write_config_byte(&dev_m5229, 0x4a, temp8 | 0x1);
 401         }
 402
 403         if (mips_machtype == MACH_NEC_ROCKHOPPER
 404            ||  mips_machtype == MACH_NEC_ROCKHOPPERII) {
 405                 printk("lcd44780: initializing\n");
 406                 lcd44780_init();
 407                 lcd44780_puts("MontaVista Linux");
 408         }
 409 }