arch/ppc/kernel/head_4xx.S

   1 /*
   2  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   3  *      Initial PowerPC version.
   4  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   5  *      Rewritten for PReP
   6  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
   7  *      Low-level exception handers, MMU support, and rewrite.
   8  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
   9  *      PowerPC 8xx modifications.
  10  *    Copyright (c) 1998-1999 TiVo, Inc.
  11  *      PowerPC 403GCX modifications.
  12  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  13  *      PowerPC 403GCX/405GP modifications.
  14  *    Copyright 2000 MontaVista Software Inc.
  15  *      PPC405 modifications
  16  *      PowerPC 403GCX/405GP modifications.
  17  *      Author: MontaVista Software, Inc.
  18  *              frank_rowand@mvista.com or source@mvista.com
  19  *              debbie_chu@mvista.com
  20  *
  21  *
  22  *    Module name: head_4xx.S
  23  *
  24  *    Description:
  25  *      Kernel execution entry point code.
  26  *
  27  *    This program is free software; you can redistribute it and/or
  28  *    modify it under the terms of the GNU General Public License
  29  *    as published by the Free Software Foundation; either version
  30  *    2 of the License, or (at your option) any later version.
  31  *
  32  */
  33
  34 #include <linux/config.h>
  35 #include <asm/processor.h>
  36 #include <asm/page.h>
  37 #include <asm/mmu.h>
  38 #include <asm/pgtable.h>
  39 #include <asm/ibm4xx.h>
  40 #include <asm/cputable.h>
  41 #include <asm/thread_info.h>
  42 #include <asm/ppc_asm.h>
  43 #include <asm/offsets.h>
  44
  45 /* As with the other PowerPC ports, it is expected that when code
  46  * execution begins here, the following registers contain valid, yet
  47  * optional, information:
  48  *
  49  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  50  *   r4 - Starting address of the init RAM disk
  51  *   r5 - Ending address of the init RAM disk
  52  *   r6 - Start of kernel command line string (e.g. "mem=96m")
  53  *   r7 - End of kernel command line string
  54  *
  55  * This is all going to change RSN when we add bi_recs.......  -- Dan
  56  */
  57         .text
  58 _GLOBAL(_stext)
  59 _GLOBAL(_start)
  60
  61         /* Save parameters we are passed.
  62         */
  63         mr      r31,r3
  64         mr      r30,r4
  65         mr      r29,r5
  66         mr      r28,r6
  67         mr      r27,r7
  68
  69         /* We have to turn on the MMU right away so we get cache modes
  70          * set correctly.
  71          */
  72         bl      initial_mmu
  73
  74 /* We now have the lower 16 Meg mapped into TLB entries, and the caches
  75  * ready to work.
  76  */
  77 turn_on_mmu:
  78         lis     r0,MSR_KERNEL@h
  79         ori     r0,r0,MSR_KERNEL@l
  80         mtspr   SRR1,r0
  81         lis     r0,start_here@h
  82         ori     r0,r0,start_here@l
  83         mtspr   SRR0,r0
  84         SYNC
  85         rfi                             /* enables MMU */
  86         b       .                       /* prevent prefetch past rfi */
  87
  88 /*
  89  * This area is used for temporarily saving registers during the
  90  * critical exception prolog.
  91  */
  92         . = 0xc0
  93 crit_save:
  94 _GLOBAL(crit_r10)
  95         .space  4
  96 _GLOBAL(crit_r11)
  97         .space  4
  98 _GLOBAL(crit_sprg0)
  99         .space  4
 100 _GLOBAL(crit_sprg1)
 101         .space  4
 102 _GLOBAL(crit_sprg4)
 103         .space  4
 104 _GLOBAL(crit_sprg5)
 105         .space  4
 106 _GLOBAL(crit_sprg6)
 107         .space  4
 108 _GLOBAL(crit_sprg7)
 109         .space  4
 110 _GLOBAL(crit_pid)
 111         .space  4
 112 _GLOBAL(crit_srr0)
 113         .space  4
 114 _GLOBAL(crit_srr1)
 115         .space  4
 116
 117 /*
 118  * Exception vector entry code. This code runs with address translation
 119  * turned off (i.e. using physical addresses). We assume SPRG3 has the
 120  * physical address of the current task thread_struct.
 121  * Note that we have to have decremented r1 before we write to any fields
 122  * of the exception frame, since a critical interrupt could occur at any
 123  * time, and it will write to the area immediately below the current r1.
 124  */
 125 #define NORMAL_EXCEPTION_PROLOG                                              \
 126         mtspr   SPRN_SPRG0,r10;         /* save two registers to work with */\
 127         mtspr   SPRN_SPRG1,r11;                                              \
 128         mtspr   SPRN_SPRG2,r1;                                               \
 129         mfcr    r10;                    /* save CR in r10 for now          */\
 130         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel    */\
 131         andi.   r11,r11,MSR_PR;                                              \
 132         beq     1f;                                                          \
 133         mfspr   r1,SPRG3;               /* if from user, start at top of   */\
 134         lwz     r1,THREAD_INFO-THREAD(r1); /* this thread's kernel stack   */\
 135         addi    r1,r1,THREAD_SIZE;                                           \
 136 1:      subi    r1,r1,INT_FRAME_SIZE;   /* Allocate an exception frame     */\
 137         tophys(r11,r1);                                                      \
 138         stw     r10,_CCR(r11);          /* save various registers          */\
 139         stw     r12,GPR12(r11);                                              \
 140         stw     r9,GPR9(r11);                                                \
 141         mfspr   r10,SPRG0;                                                   \
 142         stw     r10,GPR10(r11);                                              \
 143         mfspr   r12,SPRG1;                                                   \
 144         stw     r12,GPR11(r11);                                              \
 145         mflr    r10;                                                         \
 146         stw     r10,_LINK(r11);                                              \
 147         mfspr   r10,SPRG2;                                                   \
 148         mfspr   r12,SRR0;                                                    \
 149         stw     r10,GPR1(r11);                                               \
 150         mfspr   r9,SRR1;                                                     \
 151         stw     r10,0(r11);                                                  \
 152         rlwinm  r9,r9,0,14,12;          /* clear MSR_WE (necessary?)       */\
 153         stw     r0,GPR0(r11);                                                \
 154         SAVE_4GPRS(3, r11);                                                  \
 155         SAVE_2GPRS(7, r11)
 156
 157 /*
 158  * Exception prolog for critical exceptions.  This is a little different
 159  * from the normal exception prolog above since a critical exception
 160  * can potentially occur at any point during normal exception processing.
 161  * Thus we cannot use the same SPRG registers as the normal prolog above.
 162  * Instead we use a couple of words of memory at low physical addresses.
 163  * This is OK since we don't support SMP on these processors.
 164  */
 165 #define CRITICAL_EXCEPTION_PROLOG                                            \
 166         stw     r10,crit_r10@l(0);      /* save two registers to work with */\
 167         stw     r11,crit_r11@l(0);                                           \
 168         mfspr   r10,SPRG0;                                                   \
 169         stw     r10,crit_sprg0@l(0);                                         \
 170         mfspr   r10,SPRG1;                                                   \
 171         stw     r10,crit_sprg1@l(0);                                         \
 172         mfspr   r10,SPRG4;                                                   \
 173         stw     r10,crit_sprg4@l(0);                                         \
 174         mfspr   r10,SPRG5;                                                   \
 175         stw     r10,crit_sprg5@l(0);                                         \
 176         mfspr   r10,SPRG6;                                                   \
 177         stw     r10,crit_sprg6@l(0);                                         \
 178         mfspr   r10,SPRG7;                                                   \
 179         stw     r10,crit_sprg7@l(0);                                         \
 180         mfspr   r10,SPRN_PID;                                                \
 181         stw     r10,crit_pid@l(0);                                           \
 182         mfspr   r10,SRR0;                                                    \
 183         stw     r10,crit_srr0@l(0);                                          \
 184         mfspr   r10,SRR1;                                                    \
 185         stw     r10,crit_srr1@l(0);                                          \
 186         mfcr    r10;                    /* save CR in r10 for now          */\
 187         mfspr   r11,SPRN_SRR3;          /* check whether user or kernel    */\
 188         andi.   r11,r11,MSR_PR;                                              \
 189         lis     r11,critical_stack_top@h;                                    \
 190         ori     r11,r11,critical_stack_top@l;                                \
 191         beq     1f;                                                          \
 192         /* COMING FROM USER MODE */                                          \
 193         mfspr   r11,SPRG3;              /* if from user, start at top of   */\
 194         lwz     r11,THREAD_INFO-THREAD(r11); /* this thread's kernel stack */\
 195         addi    r11,r11,THREAD_SIZE;                                         \
 196 1:      subi    r11,r11,INT_FRAME_SIZE; /* Allocate an exception frame     */\
 197         tophys(r11,r11);                                                     \
 198         stw     r10,_CCR(r11);          /* save various registers          */\
 199         stw     r12,GPR12(r11);                                              \
 200         stw     r9,GPR9(r11);                                                \
 201         mflr    r10;                                                         \
 202         stw     r10,_LINK(r11);                                              \
 203         mfspr   r12,SPRN_DEAR;          /* save DEAR and ESR in the frame  */\
 204         stw     r12,_DEAR(r11);         /* since they may have had stuff   */\
 205         mfspr   r9,SPRN_ESR;            /* in them at the point where the  */\
 206         stw     r9,_ESR(r11);           /* exception was taken             */\
 207         mfspr   r12,SRR2;                                                    \
 208         stw     r1,GPR1(r11);                                                \
 209         mfspr   r9,SRR3;                                                     \
 210         stw     r1,0(r11);                                                   \
 211         tovirt(r1,r11);                                                      \
 212         rlwinm  r9,r9,0,14,12;          /* clear MSR_WE (necessary?)       */\
 213         stw     r0,GPR0(r11);                                                \
 214         SAVE_4GPRS(3, r11);                                                  \
 215         SAVE_2GPRS(7, r11)
 216
 217         /*
 218          * State at this point:
 219          * r9 saved in stack frame, now saved SRR3 & ~MSR_WE
 220          * r10 saved in crit_r10 and in stack frame, trashed
 221          * r11 saved in crit_r11 and in stack frame,
 222          *      now phys stack/exception frame pointer
 223          * r12 saved in stack frame, now saved SRR2
 224          * SPRG0,1,4,5,6,7 saved in crit_sprg0,1,4,5,6,7
 225          * PID saved in crit_pid
 226          * SRR0,1 saved in crit_srr0,1
 227          * CR saved in stack frame, CR0.EQ = !SRR3.PR
 228          * LR, DEAR, ESR in stack frame
 229          * r1 saved in stack frame, now virt stack/excframe pointer
 230          * r0, r3-r8 saved in stack frame
 231          */
 232
 233 /*
 234  * Exception vectors.
 235  */
 236 #define START_EXCEPTION(n, label)                                            \
 237         . = n;                                                               \
 238 label:
 239
 240 #define EXCEPTION(n, label, hdlr, xfer)                         \
 241         START_EXCEPTION(n, label);                              \
 242         NORMAL_EXCEPTION_PROLOG;                                \
 243         addi    r3,r1,STACK_FRAME_OVERHEAD;                     \
 244         xfer(n, hdlr)
 245
 246 #define CRITICAL_EXCEPTION(n, label, hdlr)                      \
 247         START_EXCEPTION(n, label);                              \
 248         CRITICAL_EXCEPTION_PROLOG;                              \
 249         addi    r3,r1,STACK_FRAME_OVERHEAD;                     \
 250         EXC_XFER_TEMPLATE(hdlr, n+2, (MSR_KERNEL & ~(MSR_ME|MSR_DE|MSR_CE)), \
 251                           NOCOPY, crit_transfer_to_handler,     \
 252                           ret_from_crit_exc)
 253
 254 #define EXC_XFER_TEMPLATE(hdlr, trap, msr, copyee, tfer, ret)   \
 255         li      r10,trap;                                       \
 256         stw     r10,TRAP(r11);                                  \
 257         lis     r10,msr@h;                                      \
 258         ori     r10,r10,msr@l;                                  \
 259         copyee(r10, r9);                                        \
 260         bl      tfer;                                           \
 261         .long   hdlr;                                           \
 262         .long   ret
 263
 264 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 265 #define NOCOPY(d, s)
 266
 267 #define EXC_XFER_STD(n, hdlr)           \
 268         EXC_XFER_TEMPLATE(hdlr, n, MSR_KERNEL, NOCOPY, transfer_to_handler_full, \
 269                           ret_from_except_full)
 270
 271 #define EXC_XFER_LITE(n, hdlr)          \
 272         EXC_XFER_TEMPLATE(hdlr, n+1, MSR_KERNEL, NOCOPY, transfer_to_handler, \
 273                           ret_from_except)
 274
 275 #define EXC_XFER_EE(n, hdlr)            \
 276         EXC_XFER_TEMPLATE(hdlr, n, MSR_KERNEL, COPY_EE, transfer_to_handler_full, \
 277                           ret_from_except_full)
 278
 279 #define EXC_XFER_EE_LITE(n, hdlr)       \
 280         EXC_XFER_TEMPLATE(hdlr, n+1, MSR_KERNEL, COPY_EE, transfer_to_handler, \
 281                           ret_from_except)
 282
 283
 284 /*
 285  * 0x0100 - Critical Interrupt Exception
 286  */
 287         CRITICAL_EXCEPTION(0x0100, CriticalInterrupt, UnknownException)
 288
 289 /*
 290  * 0x0200 - Machine Check Exception
 291  */
 292         CRITICAL_EXCEPTION(0x0200, MachineCheck, MachineCheckException)
 293
 294 /*
 295  * 0x0300 - Data Storage Exception
 296  * This happens for just a few reasons.  U0 set (but we don't do that),
 297  * or zone protection fault (user violation, write to protected page).
 298  * If this is just an update of modified status, we do that quickly
 299  * and exit.  Otherwise, we call heavywight functions to do the work.
 300  */
 301         START_EXCEPTION(0x0300, DataStorage)
 302         mtspr   SPRG0, r10              /* Save some working registers */
 303         mtspr   SPRG1, r11
 304 #ifdef CONFIG_403GCX
 305         stw     r12, 0(r0)
 306         stw     r9, 4(r0)
 307         mfcr    r11
 308         mfspr   r12, SPRN_PID
 309         stw     r11, 8(r0)
 310         stw     r12, 12(r0)
 311 #else
 312         mtspr   SPRG4, r12
 313         mtspr   SPRG5, r9
 314         mfcr    r11
 315         mfspr   r12, SPRN_PID
 316         mtspr   SPRG7, r11
 317         mtspr   SPRG6, r12
 318 #endif
 319
 320         /* First, check if it was a zone fault (which means a user
 321         * tried to access a kernel or read-protected page - always
 322         * a SEGV).  All other faults here must be stores, so no
 323         * need to check ESR_DST as well. */
 324         mfspr   r10, SPRN_ESR
 325         andis.  r10, r10, ESR_DIZ@h
 326         bne     2f
 327
 328         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 329
 330         /* If we are faulting a kernel address, we have to use the
 331          * kernel page tables.
 332          */
 333         andis.  r11, r10, 0x8000
 334         beq     3f
 335         lis     r11, swapper_pg_dir@h
 336         ori     r11, r11, swapper_pg_dir@l
 337         li      r9, 0
 338         mtspr   SPRN_PID, r9            /* TLB will have 0 TID */
 339         b       4f
 340
 341         /* Get the PGD for the current thread.
 342          */
 343 3:
 344         mfspr   r11,SPRG3
 345         lwz     r11,PGDIR(r11)
 346 4:
 347         tophys(r11, r11)
 348         rlwimi  r11, r10, 12, 20, 29    /* Create L1 (pgdir/pmd) address */
 349         lwz     r11, 0(r11)             /* Get L1 entry */
 350         rlwinm. r12, r11, 0, 0, 19      /* Extract L2 (pte) base address */
 351         beq     2f                      /* Bail if no table */
 352
 353         rlwimi  r12, r10, 22, 20, 29    /* Compute PTE address */
 354         lwz     r11, 0(r12)             /* Get Linux PTE */
 355
 356         andi.   r9, r11, _PAGE_RW       /* Is it writeable? */
 357         beq     2f                      /* Bail if not */
 358
 359         /* Update 'changed'.
 360         */
 361         ori     r11, r11, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
 362         stw     r11, 0(r12)             /* Update Linux page table */
 363
 364         /* Most of the Linux PTE is ready to load into the TLB LO.
 365          * We set ZSEL, where only the LS-bit determines user access.
 366          * We set execute, because we don't have the granularity to
 367          * properly set this at the page level (Linux problem).
 368          * If shared is set, we cause a zero PID->TID load.
 369          * Many of these bits are software only.  Bits we don't set
 370          * here we (properly should) assume have the appropriate value.
 371          */
 372         li      r12, 0x0ce2
 373         andc    r11, r11, r12           /* Make sure 20, 21 are zero */
 374
 375         /* find the TLB index that caused the fault.  It has to be here.
 376         */
 377         tlbsx   r9, 0, r10
 378
 379         tlbwe   r11, r9, TLB_DATA               /* Load TLB LO */
 380
 381         /* Done...restore registers and get out of here.
 382         */
 383 #ifdef CONFIG_403GCX
 384         lwz     r12, 12(r0)
 385         lwz     r11, 8(r0)
 386         mtspr   SPRN_PID, r12
 387         mtcr    r11
 388         lwz     r9, 4(r0)
 389         lwz     r12, 0(r0)
 390 #else
 391         mfspr   r12, SPRG6
 392         mfspr   r11, SPRG7
 393         mtspr   SPRN_PID, r12
 394         mtcr    r11
 395         mfspr   r9, SPRG5
 396         mfspr   r12, SPRG4
 397 #endif
 398         mfspr   r11, SPRG1
 399         mfspr   r10, SPRG0
 400         PPC405_ERR77_SYNC
 401         rfi                     /* Should sync shadow TLBs */
 402         b       .               /* prevent prefetch past rfi */
 403
 404 2:
 405         /* The bailout.  Restore registers to pre-exception conditions
 406          * and call the heavyweights to help us out.
 407          */
 408 #ifdef CONFIG_403GCX
 409         lwz     r12, 12(r0)
 410         lwz     r11, 8(r0)
 411         mtspr   SPRN_PID, r12
 412         mtcr    r11
 413         lwz     r9, 4(r0)
 414         lwz     r12, 0(r0)
 415 #else
 416         mfspr   r12, SPRG6
 417         mfspr   r11, SPRG7
 418         mtspr   SPRN_PID, r12
 419         mtcr    r11
 420         mfspr   r9, SPRG5
 421         mfspr   r12, SPRG4
 422 #endif
 423         mfspr   r11, SPRG1
 424         mfspr   r10, SPRG0
 425         b       DataAccess
 426
 427 /*
 428  * 0x0400 - Instruction Storage Exception
 429  * This is caused by a fetch from non-execute or guarded pages.
 430  */
 431         START_EXCEPTION(0x0400, InstructionAccess)
 432         NORMAL_EXCEPTION_PROLOG
 433         mr      r4,r12                  /* Pass SRR0 as arg2 */
 434         li      r5,0                    /* Pass zero as arg3 */
 435         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 436
 437 /* 0x0500 - External Interrupt Exception */
 438         EXCEPTION(0x0500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 439
 440 /* 0x0600 - Alignment Exception */
 441         START_EXCEPTION(0x0600, Alignment)
 442         NORMAL_EXCEPTION_PROLOG
 443         mfspr   r4,SPRN_DEAR            /* Grab the DEAR and save it */
 444         stw     r4,_DEAR(r11)
 445         addi    r3,r1,STACK_FRAME_OVERHEAD
 446         EXC_XFER_EE(0x600, AlignmentException)
 447
 448 /* 0x0700 - Program Exception */
 449         START_EXCEPTION(0x0700, ProgramCheck)
 450         NORMAL_EXCEPTION_PROLOG
 451         mfspr   r4,SPRN_ESR             /* Grab the ESR and save it */
 452         stw     r4,_ESR(r11)
 453         addi    r3,r1,STACK_FRAME_OVERHEAD
 454         EXC_XFER_STD(0x700, ProgramCheckException)
 455
 456         EXCEPTION(0x0800, Trap_08, UnknownException, EXC_XFER_EE)
 457         EXCEPTION(0x0900, Trap_09, UnknownException, EXC_XFER_EE)
 458         EXCEPTION(0x0A00, Trap_0A, UnknownException, EXC_XFER_EE)
 459         EXCEPTION(0x0B00, Trap_0B, UnknownException, EXC_XFER_EE)
 460
 461 /* 0x0C00 - System Call Exception */
 462         START_EXCEPTION(0x0C00, SystemCall)
 463         NORMAL_EXCEPTION_PROLOG
 464         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 465
 466         EXCEPTION(0x0D00, Trap_0D, UnknownException, EXC_XFER_EE)
 467         EXCEPTION(0x0E00, Trap_0E, UnknownException, EXC_XFER_EE)
 468         EXCEPTION(0x0F00, Trap_0F, UnknownException, EXC_XFER_EE)
 469
 470 /* 0x1000 - Programmable Interval Timer (PIT) Exception */
 471         START_EXCEPTION(0x1000, Decrementer)
 472         NORMAL_EXCEPTION_PROLOG
 473         lis     r0,TSR_PIS@h
 474         mtspr   SPRN_TSR,r0             /* Clear the PIT exception */
 475         addi    r3,r1,STACK_FRAME_OVERHEAD
 476         EXC_XFER_LITE(0x1000, timer_interrupt)
 477
 478 #if 0
 479 /* NOTE:
 480  * FIT and WDT handlers are not implemented yet.
 481  */
 482
 483 /* 0x1010 - Fixed Interval Timer (FIT) Exception
 484 */
 485         STND_EXCEPTION(0x1010,  FITException,           UnknownException)
 486
 487 /* 0x1020 - Watchdog Timer (WDT) Exception
 488 */
 489
 490         CRITICAL_EXCEPTION(0x1020, WDTException, UnknownException)
 491 #endif
 492
 493 /* 0x1100 - Data TLB Miss Exception
 494  * As the name implies, translation is not in the MMU, so search the
 495  * page tables and fix it.  The only purpose of this function is to
 496  * load TLB entries from the page table if they exist.
 497  */
 498         START_EXCEPTION(0x1100, DTLBMiss)
 499         mtspr   SPRG0, r10              /* Save some working registers */
 500         mtspr   SPRG1, r11
 501 #ifdef CONFIG_403GCX
 502         stw     r12, 0(r0)
 503         stw     r9, 4(r0)
 504         mfcr    r11
 505         mfspr   r12, SPRN_PID
 506         stw     r11, 8(r0)
 507         stw     r12, 12(r0)
 508 #else
 509         mtspr   SPRG4, r12
 510         mtspr   SPRG5, r9
 511         mfcr    r11
 512         mfspr   r12, SPRN_PID
 513         mtspr   SPRG7, r11
 514         mtspr   SPRG6, r12
 515 #endif
 516         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 517
 518         /* If we are faulting a kernel address, we have to use the
 519          * kernel page tables.
 520          */
 521         andis.  r11, r10, 0x8000
 522         beq     3f
 523         lis     r11, swapper_pg_dir@h
 524         ori     r11, r11, swapper_pg_dir@l
 525         li      r9, 0
 526         mtspr   SPRN_PID, r9            /* TLB will have 0 TID */
 527         b       4f
 528
 529         /* Get the PGD for the current thread.
 530          */
 531 3:
 532         mfspr   r11,SPRG3
 533         lwz     r11,PGDIR(r11)
 534 4:
 535         tophys(r11, r11)
 536         rlwimi  r11, r10, 12, 20, 29    /* Create L1 (pgdir/pmd) address */
 537         lwz     r12, 0(r11)             /* Get L1 entry */
 538         andi.   r9, r12, _PMD_PRESENT   /* Check if it points to a PTE page */
 539         beq     2f                      /* Bail if no table */
 540
 541         rlwimi  r12, r10, 22, 20, 29    /* Compute PTE address */
 542         lwz     r11, 0(r12)             /* Get Linux PTE */
 543         andi.   r9, r11, _PAGE_PRESENT
 544         beq     5f
 545
 546         ori     r11, r11, _PAGE_ACCESSED
 547         stw     r11, 0(r12)
 548
 549         /* Create TLB tag.  This is the faulting address plus a static
 550          * set of bits.  These are size, valid, E, U0.
 551         */
 552         li      r12, 0x00c0
 553         rlwimi  r10, r12, 0, 20, 31
 554
 555         b       finish_tlb_load
 556
 557 2:      /* Check for possible large-page pmd entry */
 558         rlwinm. r9, r12, 2, 22, 24
 559         beq     5f
 560
 561         /* Create TLB tag.  This is the faulting address, plus a static
 562          * set of bits (valid, E, U0) plus the size from the PMD.
 563          */
 564         ori     r9, r9, 0x40
 565         rlwimi  r10, r9, 0, 20, 31
 566         mr      r11, r12
 567
 568         b       finish_tlb_load
 569
 570 5:
 571         /* The bailout.  Restore registers to pre-exception conditions
 572          * and call the heavyweights to help us out.
 573          */
 574 #ifdef CONFIG_403GCX
 575         lwz     r12, 12(r0)
 576         lwz     r11, 8(r0)
 577         mtspr   SPRN_PID, r12
 578         mtcr    r11
 579         lwz     r9, 4(r0)
 580         lwz     r12, 0(r0)
 581 #else
 582         mfspr   r12, SPRG6
 583         mfspr   r11, SPRG7
 584         mtspr   SPRN_PID, r12
 585         mtcr    r11
 586         mfspr   r9, SPRG5
 587         mfspr   r12, SPRG4
 588 #endif
 589         mfspr   r11, SPRG1
 590         mfspr   r10, SPRG0
 591         b       DataAccess
 592
 593 /* 0x1200 - Instruction TLB Miss Exception
 594  * Nearly the same as above, except we get our information from different
 595  * registers and bailout to a different point.
 596  */
 597         START_EXCEPTION(0x1200, ITLBMiss)
 598         mtspr   SPRG0, r10              /* Save some working registers */
 599         mtspr   SPRG1, r11
 600 #ifdef CONFIG_403GCX
 601         stw     r12, 0(r0)
 602         stw     r9, 4(r0)
 603         mfcr    r11
 604         mfspr   r12, SPRN_PID
 605         stw     r11, 8(r0)
 606         stw     r12, 12(r0)
 607 #else
 608         mtspr   SPRG4, r12
 609         mtspr   SPRG5, r9
 610         mfcr    r11
 611         mfspr   r12, SPRN_PID
 612         mtspr   SPRG7, r11
 613         mtspr   SPRG6, r12
 614 #endif
 615         mfspr   r10, SRR0               /* Get faulting address */
 616
 617         /* If we are faulting a kernel address, we have to use the
 618          * kernel page tables.
 619          */
 620         andis.  r11, r10, 0x8000
 621         beq     3f
 622         lis     r11, swapper_pg_dir@h
 623         ori     r11, r11, swapper_pg_dir@l
 624         li      r9, 0
 625         mtspr   SPRN_PID, r9            /* TLB will have 0 TID */
 626         b       4f
 627
 628         /* Get the PGD for the current thread.
 629          */
 630 3:
 631         mfspr   r11,SPRG3
 632         lwz     r11,PGDIR(r11)
 633 4:
 634         tophys(r11, r11)
 635         rlwimi  r11, r10, 12, 20, 29    /* Create L1 (pgdir/pmd) address */
 636         lwz     r12, 0(r11)             /* Get L1 entry */
 637         andi.   r9, r12, _PMD_PRESENT   /* Check if it points to a PTE page */
 638         beq     2f                      /* Bail if no table */
 639
 640         rlwimi  r12, r10, 22, 20, 29    /* Compute PTE address */
 641         lwz     r11, 0(r12)             /* Get Linux PTE */
 642         andi.   r9, r11, _PAGE_PRESENT
 643         beq     5f
 644
 645         ori     r11, r11, _PAGE_ACCESSED
 646         stw     r11, 0(r12)
 647
 648         /* Create TLB tag.  This is the faulting address plus a static
 649          * set of bits.  These are size, valid, E, U0.
 650         */
 651         li      r12, 0x00c0
 652         rlwimi  r10, r12, 0, 20, 31
 653
 654         b       finish_tlb_load
 655
 656 2:      /* Check for possible large-page pmd entry */
 657         rlwinm. r9, r12, 2, 22, 24
 658         beq     5f
 659
 660         /* Create TLB tag.  This is the faulting address, plus a static
 661          * set of bits (valid, E, U0) plus the size from the PMD.
 662          */
 663         ori     r9, r9, 0x40
 664         rlwimi  r10, r9, 0, 20, 31
 665         mr      r11, r12
 666
 667         b       finish_tlb_load
 668
 669 5:
 670         /* The bailout.  Restore registers to pre-exception conditions
 671          * and call the heavyweights to help us out.
 672          */
 673 #ifdef CONFIG_403GCX
 674         lwz     r12, 12(r0)
 675         lwz     r11, 8(r0)
 676         mtspr   SPRN_PID, r12
 677         mtcr    r11
 678         lwz     r9, 4(r0)
 679         lwz     r12, 0(r0)
 680 #else
 681         mfspr   r12, SPRG6
 682         mfspr   r11, SPRG7
 683         mtspr   SPRN_PID, r12
 684         mtcr    r11
 685         mfspr   r9, SPRG5
 686         mfspr   r12, SPRG4
 687 #endif
 688         mfspr   r11, SPRG1
 689         mfspr   r10, SPRG0
 690         b       InstructionAccess
 691
 692         EXCEPTION(0x1300, Trap_13, UnknownException, EXC_XFER_EE)
 693         EXCEPTION(0x1400, Trap_14, UnknownException, EXC_XFER_EE)
 694         EXCEPTION(0x1500, Trap_15, UnknownException, EXC_XFER_EE)
 695         EXCEPTION(0x1600, Trap_16, UnknownException, EXC_XFER_EE)
 696 #ifdef CONFIG_IBM405_ERR51
 697         /* 405GP errata 51 */
 698         START_EXCEPTION(0x1700, Trap_17)
 699         b DTLBMiss
 700 #else
 701         EXCEPTION(0x1700, Trap_17, UnknownException, EXC_XFER_EE)
 702 #endif
 703         EXCEPTION(0x1800, Trap_18, UnknownException, EXC_XFER_EE)
 704         EXCEPTION(0x1900, Trap_19, UnknownException, EXC_XFER_EE)
 705         EXCEPTION(0x1A00, Trap_1A, UnknownException, EXC_XFER_EE)
 706         EXCEPTION(0x1B00, Trap_1B, UnknownException, EXC_XFER_EE)
 707         EXCEPTION(0x1C00, Trap_1C, UnknownException, EXC_XFER_EE)
 708         EXCEPTION(0x1D00, Trap_1D, UnknownException, EXC_XFER_EE)
 709         EXCEPTION(0x1E00, Trap_1E, UnknownException, EXC_XFER_EE)
 710         EXCEPTION(0x1F00, Trap_1F, UnknownException, EXC_XFER_EE)
 711
 712 /* Check for a single step debug exception while in an exception
 713  * handler before state has been saved.  This is to catch the case
 714  * where an instruction that we are trying to single step causes
 715  * an exception (eg ITLB/DTLB miss) and thus the first instruction of
 716  * the exception handler generates a single step debug exception.
 717  *
 718  * If we get a debug trap on the first instruction of an exception handler,
 719  * we reset the MSR_DE in the _exception handler's_ MSR (the debug trap is
 720  * a critical exception, so we are using SPRN_CSRR1 to manipulate the MSR).
 721  * The exception handler was handling a non-critical interrupt, so it will
 722  * save (and later restore) the MSR via SPRN_SRR1, which will still have
 723  * the MSR_DE bit set.
 724  */
 725         /* 0x2000 - Debug Exception */
 726         START_EXCEPTION(0x2000, DebugTrap)
 727         CRITICAL_EXCEPTION_PROLOG
 728
 729         /*
 730          * If this is a single step or branch-taken exception in an
 731          * exception entry sequence, it was probably meant to apply to
 732          * the code where the exception occurred (since exception entry
 733          * doesn't turn off DE automatically).  We simulate the effect
 734          * of turning off DE on entry to an exception handler by turning
 735          * off DE in the SRR3 value and clearing the debug status.
 736          */
 737         mfspr   r10,SPRN_DBSR           /* check single-step/branch taken */
 738         andis.  r10,r10,DBSR_IC@h
 739         beq+    2f
 740
 741         andi.   r10,r9,MSR_IR|MSR_PR    /* check supervisor + MMU off */
 742         beq     1f                      /* branch and fix it up */
 743
 744         mfspr   r10,SPRN_SRR2           /* Faulting instruction address */
 745         cmplwi  r10,0x2100
 746         bgt+    2f                      /* address above exception vectors */
 747
 748         /* here it looks like we got an inappropriate debug exception. */
 749 1:      rlwinm  r9,r9,0,~MSR_DE         /* clear DE in the SRR3 value */
 750         lis     r10,DBSR_IC@h           /* clear the IC event */
 751         mtspr   SPRN_DBSR,r10
 752         /* restore state and get out */
 753         lwz     r10,_CCR(r11)
 754         lwz     r0,GPR0(r11)
 755         lwz     r1,GPR1(r11)
 756         mtcrf   0x80,r10
 757         mtspr   SRR2,r12
 758         mtspr   SRR3,r9
 759         lwz     r9,GPR9(r11)
 760         lwz     r12,GPR12(r11)
 761         lwz     r10,crit_r10@l(0)
 762         lwz     r11,crit_r11@l(0)
 763         PPC405_ERR77_SYNC
 764         rfci
 765         b       .
 766
 767         /* continue normal handling for a critical exception... */
 768 2:      mfspr   r4,SPRN_DBSR
 769         addi    r3,r1,STACK_FRAME_OVERHEAD
 770         EXC_XFER_TEMPLATE(DebugException, 0x2002, \
 771                 (MSR_KERNEL & ~(MSR_ME|MSR_DE|MSR_CE)), \
 772                 NOCOPY, crit_transfer_to_handler, ret_from_crit_exc)
 773
 774 /*
 775  * The other Data TLB exceptions bail out to this point
 776  * if they can't resolve the lightweight TLB fault.
 777  */
 778 DataAccess:
 779         NORMAL_EXCEPTION_PROLOG
 780         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 781         stw     r5,_ESR(r11)
 782         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 783         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 784
 785 /* Other PowerPC processors, namely those derived from the 6xx-series
 786  * have vectors from 0x2100 through 0x2F00 defined, but marked as reserved.
 787  * However, for the 4xx-series processors these are neither defined nor
 788  * reserved.
 789  */
 790
 791         /* Damn, I came up one instruction too many to fit into the
 792          * exception space :-).  Both the instruction and data TLB
 793          * miss get to this point to load the TLB.
 794          *      r10 - TLB_TAG value
 795          *      r11 - Linux PTE
 796          *      r12, r9 - avilable to use
 797          *      PID - loaded with proper value when we get here
 798          *      Upon exit, we reload everything and RFI.
 799          * Actually, it will fit now, but oh well.....a common place
 800          * to load the TLB.
 801          */
 802 tlb_4xx_index:
 803         .long   0
 804 finish_tlb_load:
 805         /* load the next available TLB index.
 806         */
 807         lwz     r9, tlb_4xx_index@l(0)
 808         addi    r9, r9, 1
 809         andi.   r9, r9, (PPC4XX_TLB_SIZE-1)
 810         stw     r9, tlb_4xx_index@l(0)
 811
 812 6:
 813         /*
 814          * Clear out the software-only bits in the PTE to generate the
 815          * TLB_DATA value.  These are the bottom 2 bits of the RPM, the
 816          * top 3 bits of the zone field, and M.
 817          */
 818         li      r12, 0x0ce2
 819         andc    r11, r11, r12
 820
 821         tlbwe   r11, r9, TLB_DATA               /* Load TLB LO */
 822         tlbwe   r10, r9, TLB_TAG                /* Load TLB HI */
 823
 824         /* Done...restore registers and get out of here.
 825         */
 826 #ifdef CONFIG_403GCX
 827         lwz     r12, 12(r0)
 828         lwz     r11, 8(r0)
 829         mtspr   SPRN_PID, r12
 830         mtcr    r11
 831         lwz     r9, 4(r0)
 832         lwz     r12, 0(r0)
 833 #else
 834         mfspr   r12, SPRG6
 835         mfspr   r11, SPRG7
 836         mtspr   SPRN_PID, r12
 837         mtcr    r11
 838         mfspr   r9, SPRG5
 839         mfspr   r12, SPRG4
 840 #endif
 841         mfspr   r11, SPRG1
 842         mfspr   r10, SPRG0
 843         PPC405_ERR77_SYNC
 844         rfi                     /* Should sync shadow TLBs */
 845         b       .               /* prevent prefetch past rfi */
 846
 847 /* extern void giveup_fpu(struct task_struct *prev)
 848  *
 849  * The PowerPC 4xx family of processors do not have an FPU, so this just
 850  * returns.
 851  */
 852 _GLOBAL(giveup_fpu)
 853         blr
 854
 855 /* This is where the main kernel code starts.
 856  */
 857 start_here:
 858
 859         /* ptr to current */
 860         lis     r2,init_task@h
 861         ori     r2,r2,init_task@l
 862
 863         /* ptr to phys current thread */
 864         tophys(r4,r2)
 865         addi    r4,r4,THREAD    /* init task's THREAD */
 866         mtspr   SPRG3,r4
 867
 868         /* stack */
 869         lis     r1,init_thread_union@ha
 870         addi    r1,r1,init_thread_union@l
 871         li      r0,0
 872         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 873
 874         bl      early_init      /* We have to do this with MMU on */
 875
 876 /*
 877  * Decide what sort of machine this is and initialize the MMU.
 878  */
 879         mr      r3,r31
 880         mr      r4,r30
 881         mr      r5,r29
 882         mr      r6,r28
 883         mr      r7,r27
 884         bl      machine_init
 885         bl      MMU_init
 886
 887 /* Go back to running unmapped so we can load up new values
 888  * and change to using our exception vectors.
 889  * On the 4xx, all we have to do is invalidate the TLB to clear
 890  * the old 16M byte TLB mappings.
 891  */
 892         lis     r4,2f@h
 893         ori     r4,r4,2f@l
 894         tophys(r4,r4)
 895         lis     r3,(MSR_KERNEL & ~(MSR_IR|MSR_DR))@h
 896         ori     r3,r3,(MSR_KERNEL & ~(MSR_IR|MSR_DR))@l
 897         mtspr   SRR0,r4
 898         mtspr   SRR1,r3
 899         rfi
 900         b       .               /* prevent prefetch past rfi */
 901
 902 /* Load up the kernel context */
 903 2:
 904         sync                    /* Flush to memory before changing TLB */
 905         tlbia
 906         isync                   /* Flush shadow TLBs */
 907
 908         /* set up the PTE pointers for the Abatron bdiGDB.
 909         */
 910         lis     r6, swapper_pg_dir@h
 911         ori     r6, r6, swapper_pg_dir@l
 912         lis     r5, abatron_pteptrs@h
 913         ori     r5, r5, abatron_pteptrs@l
 914         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 915         tophys(r5,r5)
 916         stw     r6, 0(r5)
 917
 918 /* Now turn on the MMU for real! */
 919         lis     r4,MSR_KERNEL@h
 920         ori     r4,r4,MSR_KERNEL@l
 921         lis     r3,start_kernel@h
 922         ori     r3,r3,start_kernel@l
 923         mtspr   SRR0,r3
 924         mtspr   SRR1,r4
 925         rfi                     /* enable MMU and jump to start_kernel */
 926         b       .               /* prevent prefetch past rfi */
 927
 928 /* Set up the initial MMU state so we can do the first level of
 929  * kernel initialization.  This maps the first 16 MBytes of memory 1:1
 930  * virtual to physical and more importantly sets the cache mode.
 931  */
 932 initial_mmu:
 933         tlbia                   /* Invalidate all TLB entries */
 934         isync
 935
 936         /* We should still be executing code at physical address 0x0000xxxx
 937          * at this point. However, start_here is at virtual address
 938          * 0xC000xxxx. So, set up a TLB mapping to cover this once
 939          * translation is enabled.
 940          */
 941
 942         lis     r3,KERNELBASE@h         /* Load the kernel virtual address */
 943         ori     r3,r3,KERNELBASE@l
 944         tophys(r4,r3)                   /* Load the kernel physical address */
 945
 946         iccci   r0,r3                   /* Invalidate the i-cache before use */
 947
 948         /* Load the kernel PID.
 949         */
 950         li      r0,0
 951         mtspr   SPRN_PID,r0
 952         sync
 953
 954         /* Configure and load two entries into TLB slots 62 and 63.
 955          * In case we are pinning TLBs, these are reserved in by the
 956          * other TLB functions.  If not reserving, then it doesn't
 957          * matter where they are loaded.
 958          */
 959         clrrwi  r4,r4,10                /* Mask off the real page number */
 960         ori     r4,r4,(TLB_WR | TLB_EX) /* Set the write and execute bits */
 961
 962         clrrwi  r3,r3,10                /* Mask off the effective page number */
 963         ori     r3,r3,(TLB_VALID | TLB_PAGESZ(PAGESZ_16M))
 964
 965         li      r0,63                    /* TLB slot 63 */
 966
 967         tlbwe   r4,r0,TLB_DATA          /* Load the data portion of the entry */
 968         tlbwe   r3,r0,TLB_TAG           /* Load the tag portion of the entry */
 969
 970 #if defined(CONFIG_SERIAL_TEXT_DEBUG) && defined(SERIAL_DEBUG_IO_BASE)
 971
 972         /* Load a TLB entry for the UART, so that ppc4xx_progress() can use
 973          * the UARTs nice and early.  We use a 4k real==virtual mapping. */
 974
 975         lis     r3,SERIAL_DEBUG_IO_BASE@h
 976         ori     r3,r3,SERIAL_DEBUG_IO_BASE@l
 977         mr      r4,r3
 978         clrrwi  r4,r4,12
 979         ori     r4,r4,(TLB_WR|TLB_I|TLB_M|TLB_G)
 980
 981         clrrwi  r3,r3,12
 982         ori     r3,r3,(TLB_VALID | TLB_PAGESZ(PAGESZ_4K))
 983
 984         li      r0,0                    /* TLB slot 0 */
 985         tlbwe   r4,r0,TLB_DATA
 986         tlbwe   r3,r0,TLB_TAG
 987 #endif /* CONFIG_SERIAL_DEBUG_TEXT && SERIAL_DEBUG_IO_BASE */
 988
 989         isync
 990
 991         /* Establish the exception vector base
 992         */
 993         lis     r4,KERNELBASE@h         /* EVPR only uses the high 16-bits */
 994         tophys(r0,r4)                   /* Use the physical address */
 995         mtspr   SPRN_EVPR,r0
 996
 997         blr
 998
 999 _GLOBAL(abort)
1000         mfspr   r13,SPRN_DBCR0
1001         oris    r13,r13,DBCR0_RST_SYSTEM@h
1002         mtspr   SPRN_DBCR0,r13
1003
1004 _GLOBAL(set_context)
1005
1006 #ifdef CONFIG_BDI_SWITCH
1007         /* Context switch the PTE pointer for the Abatron BDI2000.
1008          * The PGDIR is the second parameter.
1009          */
1010         lis     r5, KERNELBASE@h
1011         lwz     r5, 0xf0(r5)
1012         stw     r4, 0x4(r5)
1013 #endif
1014         sync
1015         mtspr   SPRN_PID,r3
1016         isync                           /* Need an isync to flush shadow */
1017                                         /* TLBs after changing PID */
1018         blr
1019
1020 /* We put a few things here that have to be page-aligned. This stuff
1021  * goes at the beginning of the data segment, which is page-aligned.
1022  */
1023         .data
1024 _GLOBAL(sdata)
1025 _GLOBAL(empty_zero_page)
1026         .space  4096
1027 _GLOBAL(swapper_pg_dir)
1028         .space  4096
1029
1030
1031 /* Stack for handling critical exceptions from kernel mode */
1032         .section .bss
1033 critical_stack_bottom:
1034         .space  4096
1035 critical_stack_top:
1036         .previous
1037
1038 /* This space gets a copy of optional info passed to us by the bootstrap
1039  * which is used to pass parameters into the kernel like root=/dev/sda1, etc.
1040  */
1041 _GLOBAL(cmd_line)
1042         .space  512
1043
1044 /* Room for two PTE pointers, usually the kernel and current user pointers
1045  * to their respective root page table.
1046  */
1047 abatron_pteptrs:
1048         .space  8