arch/ppc/kernel/head_fsl_booke.S

   1 /*
   2  * arch/ppc/kernel/head_fsl_booke.S
   3  *
   4  * Kernel execution entry point code.
   5  *
   6  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   7  *      Initial PowerPC version.
   8  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   9  *      Rewritten for PReP
  10  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
  11  *      Low-level exception handers, MMU support, and rewrite.
  12  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
  13  *      PowerPC 8xx modifications.
  14  *    Copyright (c) 1998-1999 TiVo, Inc.
  15  *      PowerPC 403GCX modifications.
  16  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  17  *      PowerPC 403GCX/405GP modifications.
  18  *    Copyright 2000 MontaVista Software Inc.
  19  *      PPC405 modifications
  20  *      PowerPC 403GCX/405GP modifications.
  21  *      Author: MontaVista Software, Inc.
  22  *              frank_rowand@mvista.com or source@mvista.com
  23  *              debbie_chu@mvista.com
  24  *    Copyright 2002-2004 MontaVista Software, Inc.
  25  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
  26  *    Copyright 2004 Freescale Semiconductor, Inc
  27  *      PowerPC e500 modifications, Kumar Gala <kumar.gala@freescale.com>
  28  *
  29  * This program is free software; you can redistribute  it and/or modify it
  30  * under  the terms of  the GNU General  Public License as published by the
  31  * Free Software Foundation;  either version 2 of the  License, or (at your
  32  * option) any later version.
  33  */
  34
  35 #include <linux/config.h>
  36 #include <linux/threads.h>
  37 #include <asm/processor.h>
  38 #include <asm/page.h>
  39 #include <asm/mmu.h>
  40 #include <asm/pgtable.h>
  41 #include <asm/cputable.h>
  42 #include <asm/thread_info.h>
  43 #include <asm/ppc_asm.h>
  44 #include <asm/offsets.h>
  45 #include "head_booke.h"
  46
  47 /* As with the other PowerPC ports, it is expected that when code
  48  * execution begins here, the following registers contain valid, yet
  49  * optional, information:
  50  *
  51  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  52  *   r4 - Starting address of the init RAM disk
  53  *   r5 - Ending address of the init RAM disk
  54  *   r6 - Start of kernel command line string (e.g. "mem=128")
  55  *   r7 - End of kernel command line string
  56  *
  57  */
  58         .text
  59 _GLOBAL(_stext)
  60 _GLOBAL(_start)
  61         /*
  62          * Reserve a word at a fixed location to store the address
  63          * of abatron_pteptrs
  64          */
  65         nop
  66 /*
  67  * Save parameters we are passed
  68  */
  69         mr      r31,r3
  70         mr      r30,r4
  71         mr      r29,r5
  72         mr      r28,r6
  73         mr      r27,r7
  74         li      r24,0           /* CPU number */
  75
  76 /* We try to not make any assumptions about how the boot loader
  77  * setup or used the TLBs.  We invalidate all mappings from the
  78  * boot loader and load a single entry in TLB1[0] to map the
  79  * first 16M of kernel memory.  Any boot info passed from the
  80  * bootloader needs to live in this first 16M.
  81  *
  82  * Requirement on bootloader:
  83  *  - The page we're executing in needs to reside in TLB1 and
  84  *    have IPROT=1.  If not an invalidate broadcast could
  85  *    evict the entry we're currently executing in.
  86  *
  87  *  r3 = Index of TLB1 were executing in
  88  *  r4 = Current MSR[IS]
  89  *  r5 = Index of TLB1 temp mapping
  90  *
  91  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
  92  * if needed
  93  */
  94
  95 /* 1. Find the index of the entry we're executing in */
  96         bl      invstr                          /* Find our address */
  97 invstr: mflr    r6                              /* Make it accessible */
  98         mfmsr   r7
  99         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
 100         mfspr   r7, SPRN_PID0
 101         slwi    r7,r7,16
 102         or      r7,r7,r4
 103         mtspr   SPRN_MAS6,r7
 104         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
 105         mfspr   r7,SPRN_MAS1
 106         andis.  r7,r7,MAS1_VALID@h
 107         bne     match_TLB
 108         mfspr   r7,SPRN_PID1
 109         slwi    r7,r7,16
 110         or      r7,r7,r4
 111         mtspr   SPRN_MAS6,r7
 112         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
 113         mfspr   r7,SPRN_MAS1
 114         andis.  r7,r7,MAS1_VALID@h
 115         bne     match_TLB
 116         mfspr   r7, SPRN_PID2
 117         slwi    r7,r7,16
 118         or      r7,r7,r4
 119         mtspr   SPRN_MAS6,r7
 120         tlbsx   0,r6                            /* Fall through, we had to match */
 121 match_TLB:
 122         mfspr   r7,SPRN_MAS0
 123         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
 124
 125         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
 126         oris    r7,r7,MAS1_IPROT@h
 127         mtspr   SPRN_MAS1,r7
 128         tlbwe
 129
 130 /* 2. Invalidate all entries except the entry we're executing in */
 131         mfspr   r9,SPRN_TLB1CFG
 132         andi.   r9,r9,0xfff
 133         li      r6,0                            /* Set Entry counter to 0 */
 134 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
 135         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
 136         mtspr   SPRN_MAS0,r7
 137         tlbre
 138         mfspr   r7,SPRN_MAS1
 139         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
 140         cmpw    r3,r6
 141         beq     skpinv                          /* Dont update the current execution TLB */
 142         mtspr   SPRN_MAS1,r7
 143         tlbwe
 144         isync
 145 skpinv: addi    r6,r6,1                         /* Increment */
 146         cmpw    r6,r9                           /* Are we done? */
 147         bne     1b                              /* If not, repeat */
 148
 149         /* Invalidate TLB0 */
 150         li      r6,0x04
 151         tlbivax 0,r6
 152 #ifdef CONFIG_SMP
 153         tlbsync
 154 #endif
 155         /* Invalidate TLB1 */
 156         li      r6,0x0c
 157         tlbivax 0,r6
 158 #ifdef CONFIG_SMP
 159         tlbsync
 160 #endif
 161         msync
 162
 163 /* 3. Setup a temp mapping and jump to it */
 164         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
 165         addi    r5, r5, 0x1
 166         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 167         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 168         mtspr   SPRN_MAS0,r7
 169         tlbre
 170
 171         /* Just modify the entry ID and EPN for the temp mapping */
 172         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 173         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 174         mtspr   SPRN_MAS0,r7
 175         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
 176         slwi    r6,r6,12
 177         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
 178         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 179         mtspr   SPRN_MAS1,r6
 180         mfspr   r6,SPRN_MAS2
 181         li      r7,0            /* temp EPN = 0 */
 182         rlwimi  r7,r6,0,20,31
 183         mtspr   SPRN_MAS2,r7
 184         tlbwe
 185
 186         xori    r6,r4,1
 187         slwi    r6,r6,5         /* setup new context with other address space */
 188         bl      1f              /* Find our address */
 189 1:      mflr    r9
 190         rlwimi  r7,r9,0,20,31
 191         addi    r7,r7,24
 192         mtspr   SPRN_SRR0,r7
 193         mtspr   SPRN_SRR1,r6
 194         rfi
 195
 196 /* 4. Clear out PIDs & Search info */
 197         li      r6,0
 198         mtspr   SPRN_PID0,r6
 199         mtspr   SPRN_PID1,r6
 200         mtspr   SPRN_PID2,r6
 201         mtspr   SPRN_MAS6,r6
 202
 203 /* 5. Invalidate mapping we started in */
 204         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 205         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 206         mtspr   SPRN_MAS0,r7
 207         tlbre
 208         li      r6,0
 209         mtspr   SPRN_MAS1,r6
 210         tlbwe
 211         /* Invalidate TLB1 */
 212         li      r9,0x0c
 213         tlbivax 0,r9
 214 #ifdef CONFIG_SMP
 215         tlbsync
 216 #endif
 217         msync
 218
 219 /* 6. Setup KERNELBASE mapping in TLB1[0] */
 220         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
 221         mtspr   SPRN_MAS0,r6
 222         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
 223         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_16M))@l
 224         mtspr   SPRN_MAS1,r6
 225         li      r7,0
 226         lis     r6,KERNELBASE@h
 227         ori     r6,r6,KERNELBASE@l
 228         rlwimi  r6,r7,0,20,31
 229         mtspr   SPRN_MAS2,r6
 230         li      r7,(MAS3_SX|MAS3_SW|MAS3_SR)
 231         mtspr   SPRN_MAS3,r7
 232         tlbwe
 233
 234 /* 7. Jump to KERNELBASE mapping */
 235         lis     r7,MSR_KERNEL@h
 236         ori     r7,r7,MSR_KERNEL@l
 237         bl      1f                      /* Find our address */
 238 1:      mflr    r9
 239         rlwimi  r6,r9,0,20,31
 240         addi    r6,r6,24
 241         mtspr   SPRN_SRR0,r6
 242         mtspr   SPRN_SRR1,r7
 243         rfi                             /* start execution out of TLB1[0] entry */
 244
 245 /* 8. Clear out the temp mapping */
 246         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 247         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 248         mtspr   SPRN_MAS0,r7
 249         tlbre
 250         mtspr   SPRN_MAS1,r8
 251         tlbwe
 252         /* Invalidate TLB1 */
 253         li      r9,0x0c
 254         tlbivax 0,r9
 255 #ifdef CONFIG_SMP
 256         tlbsync
 257 #endif
 258         msync
 259
 260         /* Establish the interrupt vector offsets */
 261         SET_IVOR(0,  CriticalInput);
 262         SET_IVOR(1,  MachineCheck);
 263         SET_IVOR(2,  DataStorage);
 264         SET_IVOR(3,  InstructionStorage);
 265         SET_IVOR(4,  ExternalInput);
 266         SET_IVOR(5,  Alignment);
 267         SET_IVOR(6,  Program);
 268         SET_IVOR(7,  FloatingPointUnavailable);
 269         SET_IVOR(8,  SystemCall);
 270         SET_IVOR(9,  AuxillaryProcessorUnavailable);
 271         SET_IVOR(10, Decrementer);
 272         SET_IVOR(11, FixedIntervalTimer);
 273         SET_IVOR(12, WatchdogTimer);
 274         SET_IVOR(13, DataTLBError);
 275         SET_IVOR(14, InstructionTLBError);
 276         SET_IVOR(15, Debug);
 277         SET_IVOR(32, SPEUnavailable);
 278         SET_IVOR(33, SPEFloatingPointData);
 279         SET_IVOR(34, SPEFloatingPointRound);
 280         SET_IVOR(35, PerformanceMonitor);
 281
 282         /* Establish the interrupt vector base */
 283         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
 284         mtspr   SPRN_IVPR,r4
 285
 286         /* Setup the defaults for TLB entries */
 287         li      r2,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
 288         mtspr   SPRN_MAS4, r2
 289
 290 #if 0
 291         /* Enable DOZE */
 292         mfspr   r2,SPRN_HID0
 293         oris    r2,r2,HID0_DOZE@h
 294         mtspr   SPRN_HID0, r2
 295 #endif
 296
 297 #if !defined(CONFIG_BDI_SWITCH)
 298         /*
 299          * The Abatron BDI JTAG debugger does not tolerate others
 300          * mucking with the debug registers.
 301          */
 302         lis     r2,DBCR0_IDM@h
 303         mtspr   SPRN_DBCR0,r2
 304         /* clear any residual debug events */
 305         li      r2,-1
 306         mtspr   SPRN_DBSR,r2
 307 #endif
 308
 309         /*
 310          * This is where the main kernel code starts.
 311          */
 312
 313         /* ptr to current */
 314         lis     r2,init_task@h
 315         ori     r2,r2,init_task@l
 316
 317         /* ptr to current thread */
 318         addi    r4,r2,THREAD    /* init task's THREAD */
 319         mtspr   SPRN_SPRG3,r4
 320
 321         /* stack */
 322         lis     r1,init_thread_union@h
 323         ori     r1,r1,init_thread_union@l
 324         li      r0,0
 325         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 326
 327         bl      early_init
 328
 329         mfspr   r3,SPRN_TLB1CFG
 330         andi.   r3,r3,0xfff
 331         lis     r4,num_tlbcam_entries@ha
 332         stw     r3,num_tlbcam_entries@l(r4)
 333 /*
 334  * Decide what sort of machine this is and initialize the MMU.
 335  */
 336         mr      r3,r31
 337         mr      r4,r30
 338         mr      r5,r29
 339         mr      r6,r28
 340         mr      r7,r27
 341         bl      machine_init
 342         bl      MMU_init
 343
 344         /* Setup PTE pointers for the Abatron bdiGDB */
 345         lis     r6, swapper_pg_dir@h
 346         ori     r6, r6, swapper_pg_dir@l
 347         lis     r5, abatron_pteptrs@h
 348         ori     r5, r5, abatron_pteptrs@l
 349         lis     r4, KERNELBASE@h
 350         ori     r4, r4, KERNELBASE@l
 351         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
 352         stw     r6, 0(r5)
 353
 354         /* Let's move on */
 355         lis     r4,start_kernel@h
 356         ori     r4,r4,start_kernel@l
 357         lis     r3,MSR_KERNEL@h
 358         ori     r3,r3,MSR_KERNEL@l
 359         mtspr   SPRN_SRR0,r4
 360         mtspr   SPRN_SRR1,r3
 361         rfi                     /* change context and jump to start_kernel */
 362
 363 /* Macros to hide the PTE size differences
 364  *
 365  * FIND_PTE -- walks the page tables given EA & pgdir pointer
 366  *   r10 -- EA of fault
 367  *   r11 -- PGDIR pointer
 368  *   r12 -- free
 369  *   label 2: is the bailout case
 370  *
 371  * if we find the pte (fall through):
 372  *   r11 is low pte word
 373  *   r12 is pointer to the pte
 374  */
 375 #ifdef CONFIG_PTE_64BIT
 376 #define PTE_FLAGS_OFFSET        4
 377 #define FIND_PTE        \
 378         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
 379         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
 380         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
 381         beq     2f;                     /* Bail if no table */          \
 382         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
 383         lwz     r11, 4(r12);            /* Get pte entry */
 384 #else
 385 #define PTE_FLAGS_OFFSET        0
 386 #define FIND_PTE        \
 387         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
 388         lwz     r11, 0(r11);            /* Get L1 entry */                      \
 389         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
 390         beq     2f;                     /* Bail if no table */                  \
 391         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
 392         lwz     r11, 0(r12);            /* Get Linux PTE */
 393 #endif
 394
 395 /*
 396  * Interrupt vector entry code
 397  *
 398  * The Book E MMUs are always on so we don't need to handle
 399  * interrupts in real mode as with previous PPC processors. In
 400  * this case we handle interrupts in the kernel virtual address
 401  * space.
 402  *
 403  * Interrupt vectors are dynamically placed relative to the
 404  * interrupt prefix as determined by the address of interrupt_base.
 405  * The interrupt vectors offsets are programmed using the labels
 406  * for each interrupt vector entry.
 407  *
 408  * Interrupt vectors must be aligned on a 16 byte boundary.
 409  * We align on a 32 byte cache line boundary for good measure.
 410  */
 411
 412 interrupt_base:
 413         /* Critical Input Interrupt */
 414         CRITICAL_EXCEPTION(0x0100, CriticalInput, UnknownException)
 415
 416         /* Machine Check Interrupt */
 417         MCHECK_EXCEPTION(0x0200, MachineCheck, MachineCheckException)
 418
 419         /* Data Storage Interrupt */
 420         START_EXCEPTION(DataStorage)
 421         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 422         mtspr   SPRN_SPRG1, r11
 423         mtspr   SPRN_SPRG4W, r12
 424         mtspr   SPRN_SPRG5W, r13
 425         mfcr    r11
 426         mtspr   SPRN_SPRG7W, r11
 427
 428         /*
 429          * Check if it was a store fault, if not then bail
 430          * because a user tried to access a kernel or
 431          * read-protected page.  Otherwise, get the
 432          * offending address and handle it.
 433          */
 434         mfspr   r10, SPRN_ESR
 435         andis.  r10, r10, ESR_ST@h
 436         beq     2f
 437
 438         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 439
 440         /* If we are faulting a kernel address, we have to use the
 441          * kernel page tables.
 442          */
 443         lis     r11, TASK_SIZE@h
 444         ori     r11, r11, TASK_SIZE@l
 445         cmplw   0, r10, r11
 446         bge     2f
 447
 448         /* Get the PGD for the current thread */
 449 3:
 450         mfspr   r11,SPRN_SPRG3
 451         lwz     r11,PGDIR(r11)
 452 4:
 453         FIND_PTE
 454
 455         /* Are _PAGE_USER & _PAGE_RW set & _PAGE_HWWRITE not? */
 456         andi.   r13, r11, _PAGE_RW|_PAGE_USER|_PAGE_HWWRITE
 457         cmpwi   0, r13, _PAGE_RW|_PAGE_USER
 458         bne     2f                      /* Bail if not */
 459
 460         /* Update 'changed'. */
 461         ori     r11, r11, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
 462         stw     r11, PTE_FLAGS_OFFSET(r12) /* Update Linux page table */
 463
 464         /* MAS2 not updated as the entry does exist in the tlb, this
 465            fault taken to detect state transition (eg: COW -> DIRTY)
 466          */
 467         andi.   r11, r11, _PAGE_HWEXEC
 468         rlwimi  r11, r11, 31, 27, 27    /* SX <- _PAGE_HWEXEC */
 469         ori     r11, r11, (MAS3_UW|MAS3_SW|MAS3_UR|MAS3_SR)@l /* set static perms */
 470
 471         /* update search PID in MAS6, AS = 0 */
 472         mfspr   r12, SPRN_PID0
 473         slwi    r12, r12, 16
 474         mtspr   SPRN_MAS6, r12
 475
 476         /* find the TLB index that caused the fault.  It has to be here. */
 477         tlbsx   0, r10
 478
 479         /* only update the perm bits, assume the RPN is fine */
 480         mfspr   r12, SPRN_MAS3
 481         rlwimi  r12, r11, 0, 20, 31
 482         mtspr   SPRN_MAS3,r12
 483         tlbwe
 484
 485         /* Done...restore registers and get out of here.  */
 486         mfspr   r11, SPRN_SPRG7R
 487         mtcr    r11
 488         mfspr   r13, SPRN_SPRG5R
 489         mfspr   r12, SPRN_SPRG4R
 490         mfspr   r11, SPRN_SPRG1
 491         mfspr   r10, SPRN_SPRG0
 492         rfi                     /* Force context change */
 493
 494 2:
 495         /*
 496          * The bailout.  Restore registers to pre-exception conditions
 497          * and call the heavyweights to help us out.
 498          */
 499         mfspr   r11, SPRN_SPRG7R
 500         mtcr    r11
 501         mfspr   r13, SPRN_SPRG5R
 502         mfspr   r12, SPRN_SPRG4R
 503         mfspr   r11, SPRN_SPRG1
 504         mfspr   r10, SPRN_SPRG0
 505         b       data_access
 506
 507         /* Instruction Storage Interrupt */
 508         INSTRUCTION_STORAGE_EXCEPTION
 509
 510         /* External Input Interrupt */
 511         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
 512
 513         /* Alignment Interrupt */
 514         ALIGNMENT_EXCEPTION
 515
 516         /* Program Interrupt */
 517         PROGRAM_EXCEPTION
 518
 519         /* Floating Point Unavailable Interrupt */
 520 #ifdef CONFIG_PPC_FPU
 521         FP_UNAVAILABLE_EXCEPTION
 522 #else
 523         EXCEPTION(0x0800, FloatingPointUnavailable, UnknownException, EXC_XFER_EE)
 524 #endif
 525
 526         /* System Call Interrupt */
 527         START_EXCEPTION(SystemCall)
 528         NORMAL_EXCEPTION_PROLOG
 529         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
 530
 531         /* Auxillary Processor Unavailable Interrupt */
 532         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, UnknownException, EXC_XFER_EE)
 533
 534         /* Decrementer Interrupt */
 535         DECREMENTER_EXCEPTION
 536
 537         /* Fixed Internal Timer Interrupt */
 538         /* TODO: Add FIT support */
 539         EXCEPTION(0x3100, FixedIntervalTimer, UnknownException, EXC_XFER_EE)
 540
 541         /* Watchdog Timer Interrupt */
 542         /* TODO: Add watchdog support */
 543         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, UnknownException)
 544
 545         /* Data TLB Error Interrupt */
 546         START_EXCEPTION(DataTLBError)
 547         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 548         mtspr   SPRN_SPRG1, r11
 549         mtspr   SPRN_SPRG4W, r12
 550         mtspr   SPRN_SPRG5W, r13
 551         mfcr    r11
 552         mtspr   SPRN_SPRG7W, r11
 553         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 554
 555         /* If we are faulting a kernel address, we have to use the
 556          * kernel page tables.
 557          */
 558         lis     r11, TASK_SIZE@h
 559         ori     r11, r11, TASK_SIZE@l
 560         cmplw   5, r10, r11
 561         blt     5, 3f
 562         lis     r11, swapper_pg_dir@h
 563         ori     r11, r11, swapper_pg_dir@l
 564
 565         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 566         rlwinm  r12,r12,0,16,1
 567         mtspr   SPRN_MAS1,r12
 568
 569         b       4f
 570
 571         /* Get the PGD for the current thread */
 572 3:
 573         mfspr   r11,SPRN_SPRG3
 574         lwz     r11,PGDIR(r11)
 575
 576 4:
 577         FIND_PTE
 578         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
 579         beq     2f                      /* Bail if not present */
 580
 581 #ifdef CONFIG_PTE_64BIT
 582         lwz     r13, 0(r12)
 583 #endif
 584         ori     r11, r11, _PAGE_ACCESSED
 585         stw     r11, PTE_FLAGS_OFFSET(r12)
 586
 587          /* Jump to common tlb load */
 588         b       finish_tlb_load
 589 2:
 590         /* The bailout.  Restore registers to pre-exception conditions
 591          * and call the heavyweights to help us out.
 592          */
 593         mfspr   r11, SPRN_SPRG7R
 594         mtcr    r11
 595         mfspr   r13, SPRN_SPRG5R
 596         mfspr   r12, SPRN_SPRG4R
 597         mfspr   r11, SPRN_SPRG1
 598         mfspr   r10, SPRN_SPRG0
 599         b       data_access
 600
 601         /* Instruction TLB Error Interrupt */
 602         /*
 603          * Nearly the same as above, except we get our
 604          * information from different registers and bailout
 605          * to a different point.
 606          */
 607         START_EXCEPTION(InstructionTLBError)
 608         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 609         mtspr   SPRN_SPRG1, r11
 610         mtspr   SPRN_SPRG4W, r12
 611         mtspr   SPRN_SPRG5W, r13
 612         mfcr    r11
 613         mtspr   SPRN_SPRG7W, r11
 614         mfspr   r10, SPRN_SRR0          /* Get faulting address */
 615
 616         /* If we are faulting a kernel address, we have to use the
 617          * kernel page tables.
 618          */
 619         lis     r11, TASK_SIZE@h
 620         ori     r11, r11, TASK_SIZE@l
 621         cmplw   5, r10, r11
 622         blt     5, 3f
 623         lis     r11, swapper_pg_dir@h
 624         ori     r11, r11, swapper_pg_dir@l
 625
 626         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 627         rlwinm  r12,r12,0,16,1
 628         mtspr   SPRN_MAS1,r12
 629
 630         b       4f
 631
 632         /* Get the PGD for the current thread */
 633 3:
 634         mfspr   r11,SPRN_SPRG3
 635         lwz     r11,PGDIR(r11)
 636
 637 4:
 638         FIND_PTE
 639         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
 640         beq     2f                      /* Bail if not present */
 641
 642 #ifdef CONFIG_PTE_64BIT
 643         lwz     r13, 0(r12)
 644 #endif
 645         ori     r11, r11, _PAGE_ACCESSED
 646         stw     r11, PTE_FLAGS_OFFSET(r12)
 647
 648         /* Jump to common TLB load point */
 649         b       finish_tlb_load
 650
 651 2:
 652         /* The bailout.  Restore registers to pre-exception conditions
 653          * and call the heavyweights to help us out.
 654          */
 655         mfspr   r11, SPRN_SPRG7R
 656         mtcr    r11
 657         mfspr   r13, SPRN_SPRG5R
 658         mfspr   r12, SPRN_SPRG4R
 659         mfspr   r11, SPRN_SPRG1
 660         mfspr   r10, SPRN_SPRG0
 661         b       InstructionStorage
 662
 663 #ifdef CONFIG_SPE
 664         /* SPE Unavailable */
 665         START_EXCEPTION(SPEUnavailable)
 666         NORMAL_EXCEPTION_PROLOG
 667         bne     load_up_spe
 668         addi    r3,r1,STACK_FRAME_OVERHEAD
 669         EXC_XFER_EE_LITE(0x2010, KernelSPE)
 670 #else
 671         EXCEPTION(0x2020, SPEUnavailable, UnknownException, EXC_XFER_EE)
 672 #endif /* CONFIG_SPE */
 673
 674         /* SPE Floating Point Data */
 675 #ifdef CONFIG_SPE
 676         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
 677 #else
 678         EXCEPTION(0x2040, SPEFloatingPointData, UnknownException, EXC_XFER_EE)
 679 #endif /* CONFIG_SPE */
 680
 681         /* SPE Floating Point Round */
 682         EXCEPTION(0x2050, SPEFloatingPointRound, UnknownException, EXC_XFER_EE)
 683
 684         /* Performance Monitor */
 685         EXCEPTION(0x2060, PerformanceMonitor, PerformanceMonitorException, EXC_XFER_STD)
 686
 687
 688         /* Debug Interrupt */
 689         DEBUG_EXCEPTION
 690
 691 /*
 692  * Local functions
 693  */
 694         /*
 695          * Data TLB exceptions will bail out to this point
 696          * if they can't resolve the lightweight TLB fault.
 697          */
 698 data_access:
 699         NORMAL_EXCEPTION_PROLOG
 700         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 701         stw     r5,_ESR(r11)
 702         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 703         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
 704         bne     1f
 705         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
 706 1:
 707         addi    r3,r1,STACK_FRAME_OVERHEAD
 708         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
 709
 710 /*
 711
 712  * Both the instruction and data TLB miss get to this
 713  * point to load the TLB.
 714  *      r10 - EA of fault
 715  *      r11 - TLB (info from Linux PTE)
 716  *      r12, r13 - available to use
 717  *      CR5 - results of addr < TASK_SIZE
 718  *      MAS0, MAS1 - loaded with proper value when we get here
 719  *      MAS2, MAS3 - will need additional info from Linux PTE
 720  *      Upon exit, we reload everything and RFI.
 721  */
 722 finish_tlb_load:
 723         /*
 724          * We set execute, because we don't have the granularity to
 725          * properly set this at the page level (Linux problem).
 726          * Many of these bits are software only.  Bits we don't set
 727          * here we (properly should) assume have the appropriate value.
 728          */
 729
 730         mfspr   r12, SPRN_MAS2
 731 #ifdef CONFIG_PTE_64BIT
 732         rlwimi  r12, r11, 26, 24, 31    /* extract ...WIMGE from pte */
 733 #else
 734         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
 735 #endif
 736         mtspr   SPRN_MAS2, r12
 737
 738         bge     5, 1f
 739
 740         /* is user addr */
 741         andi.   r12, r11, (_PAGE_USER | _PAGE_HWWRITE | _PAGE_HWEXEC)
 742         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
 743         srwi    r10, r12, 1
 744         or      r12, r12, r10   /* Copy user perms into supervisor */
 745         iseleq  r12, 0, r12
 746         b       2f
 747
 748         /* is kernel addr */
 749 1:      rlwinm  r12, r11, 31, 29, 29    /* Extract _PAGE_HWWRITE into SW */
 750         ori     r12, r12, (MAS3_SX | MAS3_SR)
 751
 752 #ifdef CONFIG_PTE_64BIT
 753 2:      rlwimi  r12, r13, 24, 0, 7      /* grab RPN[32:39] */
 754         rlwimi  r12, r11, 24, 8, 19     /* grab RPN[40:51] */
 755         mtspr   SPRN_MAS3, r12
 756 BEGIN_FTR_SECTION
 757         srwi    r10, r13, 8             /* grab RPN[8:31] */
 758         mtspr   SPRN_MAS7, r10
 759 END_FTR_SECTION_IFSET(CPU_FTR_BIG_PHYS)
 760 #else
 761 2:      rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
 762         mtspr   SPRN_MAS3, r11
 763 #endif
 764         tlbwe
 765
 766         /* Done...restore registers and get out of here.  */
 767         mfspr   r11, SPRN_SPRG7R
 768         mtcr    r11
 769         mfspr   r13, SPRN_SPRG5R
 770         mfspr   r12, SPRN_SPRG4R
 771         mfspr   r11, SPRN_SPRG1
 772         mfspr   r10, SPRN_SPRG0
 773         rfi                                     /* Force context change */
 774
 775 #ifdef CONFIG_SPE
 776 /* Note that the SPE support is closely modeled after the AltiVec
 777  * support.  Changes to one are likely to be applicable to the
 778  * other!  */
 779 load_up_spe:
 780 /*
 781  * Disable SPE for the task which had SPE previously,
 782  * and save its SPE registers in its thread_struct.
 783  * Enables SPE for use in the kernel on return.
 784  * On SMP we know the SPE units are free, since we give it up every
 785  * switch.  -- Kumar
 786  */
 787         mfmsr   r5
 788         oris    r5,r5,MSR_SPE@h
 789         mtmsr   r5                      /* enable use of SPE now */
 790         isync
 791 /*
 792  * For SMP, we don't do lazy SPE switching because it just gets too
 793  * horrendously complex, especially when a task switches from one CPU
 794  * to another.  Instead we call giveup_spe in switch_to.
 795  */
 796 #ifndef CONFIG_SMP
 797         lis     r3,last_task_used_spe@ha
 798         lwz     r4,last_task_used_spe@l(r3)
 799         cmpi    0,r4,0
 800         beq     1f
 801         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
 802         SAVE_32EVR(0,r10,r4)
 803         evxor   evr10, evr10, evr10     /* clear out evr10 */
 804         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
 805         li      r5,THREAD_ACC
 806         evstddx evr10, r4, r5           /* save off accumulator */
 807         lwz     r5,PT_REGS(r4)
 808         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 809         lis     r10,MSR_SPE@h
 810         andc    r4,r4,r10       /* disable SPE for previous task */
 811         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 812 1:
 813 #endif /* CONFIG_SMP */
 814         /* enable use of SPE after return */
 815         oris    r9,r9,MSR_SPE@h
 816         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 817         li      r4,1
 818         li      r10,THREAD_ACC
 819         stw     r4,THREAD_USED_SPE(r5)
 820         evlddx  evr4,r10,r5
 821         evmra   evr4,evr4
 822         REST_32EVR(0,r10,r5)
 823 #ifndef CONFIG_SMP
 824         subi    r4,r5,THREAD
 825         stw     r4,last_task_used_spe@l(r3)
 826 #endif /* CONFIG_SMP */
 827         /* restore registers and return */
 828 2:      REST_4GPRS(3, r11)
 829         lwz     r10,_CCR(r11)
 830         REST_GPR(1, r11)
 831         mtcr    r10
 832         lwz     r10,_LINK(r11)
 833         mtlr    r10
 834         REST_GPR(10, r11)
 835         mtspr   SPRN_SRR1,r9
 836         mtspr   SPRN_SRR0,r12
 837         REST_GPR(9, r11)
 838         REST_GPR(12, r11)
 839         lwz     r11,GPR11(r11)
 840         SYNC
 841         rfi
 842
 843 /*
 844  * SPE unavailable trap from kernel - print a message, but let
 845  * the task use SPE in the kernel until it returns to user mode.
 846  */
 847 KernelSPE:
 848         lwz     r3,_MSR(r1)
 849         oris    r3,r3,MSR_SPE@h
 850         stw     r3,_MSR(r1)     /* enable use of SPE after return */
 851         lis     r3,87f@h
 852         ori     r3,r3,87f@l
 853         mr      r4,r2           /* current */
 854         lwz     r5,_NIP(r1)
 855         bl      printk
 856         b       ret_from_except
 857 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
 858         .align  4,0
 859
 860 #endif /* CONFIG_SPE */
 861
 862 /*
 863  * Global functions
 864  */
 865
 866 /*
 867  * extern void loadcam_entry(unsigned int index)
 868  *
 869  * Load TLBCAM[index] entry in to the L2 CAM MMU
 870  */
 871 _GLOBAL(loadcam_entry)
 872         lis     r4,TLBCAM@ha
 873         addi    r4,r4,TLBCAM@l
 874         mulli   r5,r3,20
 875         add     r3,r5,r4
 876         lwz     r4,0(r3)
 877         mtspr   SPRN_MAS0,r4
 878         lwz     r4,4(r3)
 879         mtspr   SPRN_MAS1,r4
 880         lwz     r4,8(r3)
 881         mtspr   SPRN_MAS2,r4
 882         lwz     r4,12(r3)
 883         mtspr   SPRN_MAS3,r4
 884         tlbwe
 885         isync
 886         blr
 887
 888 /*
 889  * extern void giveup_altivec(struct task_struct *prev)
 890  *
 891  * The e500 core does not have an AltiVec unit.
 892  */
 893 _GLOBAL(giveup_altivec)
 894         blr
 895
 896 #ifdef CONFIG_SPE
 897 /*
 898  * extern void giveup_spe(struct task_struct *prev)
 899  *
 900  */
 901 _GLOBAL(giveup_spe)
 902         mfmsr   r5
 903         oris    r5,r5,MSR_SPE@h
 904         SYNC
 905         mtmsr   r5                      /* enable use of SPE now */
 906         isync
 907         cmpi    0,r3,0
 908         beqlr-                          /* if no previous owner, done */
 909         addi    r3,r3,THREAD            /* want THREAD of task */
 910         lwz     r5,PT_REGS(r3)
 911         cmpi    0,r5,0
 912         SAVE_32EVR(0, r4, r3)
 913         evxor   evr6, evr6, evr6        /* clear out evr6 */
 914         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
 915         li      r4,THREAD_ACC
 916         evstddx evr6, r4, r3            /* save off accumulator */
 917         mfspr   r6,SPRN_SPEFSCR
 918         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
 919         beq     1f
 920         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 921         lis     r3,MSR_SPE@h
 922         andc    r4,r4,r3                /* disable SPE for previous task */
 923         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 924 1:
 925 #ifndef CONFIG_SMP
 926         li      r5,0
 927         lis     r4,last_task_used_spe@ha
 928         stw     r5,last_task_used_spe@l(r4)
 929 #endif /* CONFIG_SMP */
 930         blr
 931 #endif /* CONFIG_SPE */
 932
 933 /*
 934  * extern void giveup_fpu(struct task_struct *prev)
 935  *
 936  * Not all FSL Book-E cores have an FPU
 937  */
 938 #ifndef CONFIG_PPC_FPU
 939 _GLOBAL(giveup_fpu)
 940         blr
 941 #endif
 942
 943 /*
 944  * extern void abort(void)
 945  *
 946  * At present, this routine just applies a system reset.
 947  */
 948 _GLOBAL(abort)
 949         li      r13,0
 950         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
 951         mfmsr   r13
 952         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
 953         mtmsr   r13
 954         mfspr   r13,SPRN_DBCR0
 955         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
 956         mtspr   SPRN_DBCR0,r13
 957
 958 _GLOBAL(set_context)
 959
 960 #ifdef CONFIG_BDI_SWITCH
 961         /* Context switch the PTE pointer for the Abatron BDI2000.
 962          * The PGDIR is the second parameter.
 963          */
 964         lis     r5, abatron_pteptrs@h
 965         ori     r5, r5, abatron_pteptrs@l
 966         stw     r4, 0x4(r5)
 967 #endif
 968         mtspr   SPRN_PID,r3
 969         isync                   /* Force context change */
 970         blr
 971
 972 /*
 973  * We put a few things here that have to be page-aligned. This stuff
 974  * goes at the beginning of the data segment, which is page-aligned.
 975  */
 976         .data
 977 _GLOBAL(sdata)
 978 _GLOBAL(empty_zero_page)
 979         .space  4096
 980 _GLOBAL(swapper_pg_dir)
 981         .space  4096
 982
 983 /* Reserved 4k for the critical exception stack & 4k for the machine
 984  * check stack per CPU for kernel mode exceptions */
 985         .section .bss
 986         .align 12
 987 exception_stack_bottom:
 988         .space  BOOKE_EXCEPTION_STACK_SIZE * NR_CPUS
 989 _GLOBAL(exception_stack_top)
 990
 991 /*
 992  * This space gets a copy of optional info passed to us by the bootstrap
 993  * which is used to pass parameters into the kernel like root=/dev/sda1, etc.
 994  */
 995 _GLOBAL(cmd_line)
 996         .space  512
 997
 998 /*
 999  * Room for two PTE pointers, usually the kernel and current user pointers
1000  * to their respective root page table.
1001  */
1002 abatron_pteptrs:
1003         .space  8
1004