drivers/char/drm/r128_cce.c

   1 /* r128_cce.c -- ATI Rage 128 driver -*- linux-c -*-
   2  * Created: Wed Apr  5 19:24:19 2000 by kevin@precisioninsight.com
   3  *
   4  * Copyright 2000 Precision Insight, Inc., Cedar Park, Texas.
   5  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the "Software"),
  10  * to deal in the Software without restriction, including without limitation
  11  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  12  * and/or sell copies of the Software, and to permit persons to whom the
  13  * Software is furnished to do so, subject to the following conditions:
  14  *
  15  * The above copyright notice and this permission notice (including the next
  16  * paragraph) shall be included in all copies or substantial portions of the
  17  * Software.
  18  *
  19  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  22  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  23  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  24  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  25  * DEALINGS IN THE SOFTWARE.
  26  *
  27  * Authors:
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #include "r128.h"
  32 #include "drmP.h"
  33 #include "drm.h"
  34 #include "r128_drm.h"
  35 #include "r128_drv.h"
  36
  37 #define R128_FIFO_DEBUG         0
  38
  39 /* CCE microcode (from ATI) */
  40 static u32 r128_cce_microcode[] = {
  41         0, 276838400, 0, 268449792, 2, 142, 2, 145, 0, 1076765731, 0,
  42         1617039951, 0, 774592877, 0, 1987540286, 0, 2307490946U, 0,
  43         599558925, 0, 589505315, 0, 596487092, 0, 589505315, 1,
  44         11544576, 1, 206848, 1, 311296, 1, 198656, 2, 912273422, 11,
  45         262144, 0, 0, 1, 33559837, 1, 7438, 1, 14809, 1, 6615, 12, 28,
  46         1, 6614, 12, 28, 2, 23, 11, 18874368, 0, 16790922, 1, 409600, 9,
  47         30, 1, 147854772, 16, 420483072, 3, 8192, 0, 10240, 1, 198656,
  48         1, 15630, 1, 51200, 10, 34858, 9, 42, 1, 33559823, 2, 10276, 1,
  49         15717, 1, 15718, 2, 43, 1, 15936948, 1, 570480831, 1, 14715071,
  50         12, 322123831, 1, 33953125, 12, 55, 1, 33559908, 1, 15718, 2,
  51         46, 4, 2099258, 1, 526336, 1, 442623, 4, 4194365, 1, 509952, 1,
  52         459007, 3, 0, 12, 92, 2, 46, 12, 176, 1, 15734, 1, 206848, 1,
  53         18432, 1, 133120, 1, 100670734, 1, 149504, 1, 165888, 1,
  54         15975928, 1, 1048576, 6, 3145806, 1, 15715, 16, 2150645232U, 2,
  55         268449859, 2, 10307, 12, 176, 1, 15734, 1, 15735, 1, 15630, 1,
  56         15631, 1, 5253120, 6, 3145810, 16, 2150645232U, 1, 15864, 2, 82,
  57         1, 343310, 1, 1064207, 2, 3145813, 1, 15728, 1, 7817, 1, 15729,
  58         3, 15730, 12, 92, 2, 98, 1, 16168, 1, 16167, 1, 16002, 1, 16008,
  59         1, 15974, 1, 15975, 1, 15990, 1, 15976, 1, 15977, 1, 15980, 0,
  60         15981, 1, 10240, 1, 5253120, 1, 15720, 1, 198656, 6, 110, 1,
  61         180224, 1, 103824738, 2, 112, 2, 3145839, 0, 536885440, 1,
  62         114880, 14, 125, 12, 206975, 1, 33559995, 12, 198784, 0,
  63         33570236, 1, 15803, 0, 15804, 3, 294912, 1, 294912, 3, 442370,
  64         1, 11544576, 0, 811612160, 1, 12593152, 1, 11536384, 1,
  65         14024704, 7, 310382726, 0, 10240, 1, 14796, 1, 14797, 1, 14793,
  66         1, 14794, 0, 14795, 1, 268679168, 1, 9437184, 1, 268449792, 1,
  67         198656, 1, 9452827, 1, 1075854602, 1, 1075854603, 1, 557056, 1,
  68         114880, 14, 159, 12, 198784, 1, 1109409213, 12, 198783, 1,
  69         1107312059, 12, 198784, 1, 1109409212, 2, 162, 1, 1075854781, 1,
  70         1073757627, 1, 1075854780, 1, 540672, 1, 10485760, 6, 3145894,
  71         16, 274741248, 9, 168, 3, 4194304, 3, 4209949, 0, 0, 0, 256, 14,
  72         174, 1, 114857, 1, 33560007, 12, 176, 0, 10240, 1, 114858, 1,
  73         33560018, 1, 114857, 3, 33560007, 1, 16008, 1, 114874, 1,
  74         33560360, 1, 114875, 1, 33560154, 0, 15963, 0, 256, 0, 4096, 1,
  75         409611, 9, 188, 0, 10240, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  76         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  77         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  78         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  79         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  80         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0,
  81         0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
  82 };
  83
  84 int R128_READ_PLL(drm_device_t *dev, int addr)
  85 {
  86         drm_r128_private_t *dev_priv = dev->dev_private;
  87
  88         R128_WRITE8(R128_CLOCK_CNTL_INDEX, addr & 0x1f);
  89         return R128_READ(R128_CLOCK_CNTL_DATA);
  90 }
  91
  92 #if R128_FIFO_DEBUG
  93 static void r128_status( drm_r128_private_t *dev_priv )
  94 {
  95         printk( "GUI_STAT           = 0x%08x\n",
  96                 (unsigned int)R128_READ( R128_GUI_STAT ) );
  97         printk( "PM4_STAT           = 0x%08x\n",
  98                 (unsigned int)R128_READ( R128_PM4_STAT ) );
  99         printk( "PM4_BUFFER_DL_WPTR = 0x%08x\n",
 100                 (unsigned int)R128_READ( R128_PM4_BUFFER_DL_WPTR ) );
 101         printk( "PM4_BUFFER_DL_RPTR = 0x%08x\n",
 102                 (unsigned int)R128_READ( R128_PM4_BUFFER_DL_RPTR ) );
 103         printk( "PM4_MICRO_CNTL     = 0x%08x\n",
 104                 (unsigned int)R128_READ( R128_PM4_MICRO_CNTL ) );
 105         printk( "PM4_BUFFER_CNTL    = 0x%08x\n",
 106                 (unsigned int)R128_READ( R128_PM4_BUFFER_CNTL ) );
 107 }
 108 #endif
 109
 110
 111 /* ================================================================
 112  * Engine, FIFO control
 113  */
 114
 115 static int r128_do_pixcache_flush( drm_r128_private_t *dev_priv )
 116 {
 117         u32 tmp;
 118         int i;
 119
 120         tmp = R128_READ( R128_PC_NGUI_CTLSTAT ) | R128_PC_FLUSH_ALL;
 121         R128_WRITE( R128_PC_NGUI_CTLSTAT, tmp );
 122
 123         for ( i = 0 ; i < dev_priv->usec_timeout ; i++ ) {
 124                 if ( !(R128_READ( R128_PC_NGUI_CTLSTAT ) & R128_PC_BUSY) ) {
 125                         return 0;
 126                 }
 127                 DRM_UDELAY( 1 );
 128         }
 129
 130 #if R128_FIFO_DEBUG
 131         DRM_ERROR( "failed!\n" );
 132 #endif
 133         return DRM_ERR(EBUSY);
 134 }
 135
 136 static int r128_do_wait_for_fifo( drm_r128_private_t *dev_priv, int entries )
 137 {
 138         int i;
 139
 140         for ( i = 0 ; i < dev_priv->usec_timeout ; i++ ) {
 141                 int slots = R128_READ( R128_GUI_STAT ) & R128_GUI_FIFOCNT_MASK;
 142                 if ( slots >= entries ) return 0;
 143                 DRM_UDELAY( 1 );
 144         }
 145
 146 #if R128_FIFO_DEBUG
 147         DRM_ERROR( "failed!\n" );
 148 #endif
 149         return DRM_ERR(EBUSY);
 150 }
 151
 152 static int r128_do_wait_for_idle( drm_r128_private_t *dev_priv )
 153 {
 154         int i, ret;
 155
 156         ret = r128_do_wait_for_fifo( dev_priv, 64 );
 157         if ( ret ) return ret;
 158
 159         for ( i = 0 ; i < dev_priv->usec_timeout ; i++ ) {
 160                 if ( !(R128_READ( R128_GUI_STAT ) & R128_GUI_ACTIVE) ) {
 161                         r128_do_pixcache_flush( dev_priv );
 162                         return 0;
 163                 }
 164                 DRM_UDELAY( 1 );
 165         }
 166
 167 #if R128_FIFO_DEBUG
 168         DRM_ERROR( "failed!\n" );
 169 #endif
 170         return DRM_ERR(EBUSY);
 171 }
 172
 173
 174 /* ================================================================
 175  * CCE control, initialization
 176  */
 177
 178 /* Load the microcode for the CCE */
 179 static void r128_cce_load_microcode( drm_r128_private_t *dev_priv )
 180 {
 181         int i;
 182
 183         DRM_DEBUG( "\n" );
 184
 185         r128_do_wait_for_idle( dev_priv );
 186
 187         R128_WRITE( R128_PM4_MICROCODE_ADDR, 0 );
 188         for ( i = 0 ; i < 256 ; i++ ) {
 189                 R128_WRITE( R128_PM4_MICROCODE_DATAH,
 190                             r128_cce_microcode[i * 2] );
 191                 R128_WRITE( R128_PM4_MICROCODE_DATAL,
 192                             r128_cce_microcode[i * 2 + 1] );
 193         }
 194 }
 195
 196 /* Flush any pending commands to the CCE.  This should only be used just
 197  * prior to a wait for idle, as it informs the engine that the command
 198  * stream is ending.
 199  */
 200 static void r128_do_cce_flush( drm_r128_private_t *dev_priv )
 201 {
 202         u32 tmp;
 203
 204         tmp = R128_READ( R128_PM4_BUFFER_DL_WPTR ) | R128_PM4_BUFFER_DL_DONE;
 205         R128_WRITE( R128_PM4_BUFFER_DL_WPTR, tmp );
 206 }
 207
 208 /* Wait for the CCE to go idle.
 209  */
 210 int r128_do_cce_idle( drm_r128_private_t *dev_priv )
 211 {
 212         int i;
 213
 214         for ( i = 0 ; i < dev_priv->usec_timeout ; i++ ) {
 215                 if ( GET_RING_HEAD( &dev_priv->ring ) == dev_priv->ring.tail ) {
 216                         int pm4stat = R128_READ( R128_PM4_STAT );
 217                         if ( ( (pm4stat & R128_PM4_FIFOCNT_MASK) >=
 218                                dev_priv->cce_fifo_size ) &&
 219                              !(pm4stat & (R128_PM4_BUSY |
 220                                           R128_PM4_GUI_ACTIVE)) ) {
 221                                 return r128_do_pixcache_flush( dev_priv );
 222                         }
 223                 }
 224                 DRM_UDELAY( 1 );
 225         }
 226
 227 #if R128_FIFO_DEBUG
 228         DRM_ERROR( "failed!\n" );
 229         r128_status( dev_priv );
 230 #endif
 231         return DRM_ERR(EBUSY);
 232 }
 233
 234 /* Start the Concurrent Command Engine.
 235  */
 236 static void r128_do_cce_start( drm_r128_private_t *dev_priv )
 237 {
 238         r128_do_wait_for_idle( dev_priv );
 239
 240         R128_WRITE( R128_PM4_BUFFER_CNTL,
 241                     dev_priv->cce_mode | dev_priv->ring.size_l2qw );
 242         R128_READ( R128_PM4_BUFFER_ADDR ); /* as per the sample code */
 243         R128_WRITE( R128_PM4_MICRO_CNTL, R128_PM4_MICRO_FREERUN );
 244
 245         dev_priv->cce_running = 1;
 246 }
 247
 248 /* Reset the Concurrent Command Engine.  This will not flush any pending
 249  * commands, so you must wait for the CCE command stream to complete
 250  * before calling this routine.
 251  */
 252 static void r128_do_cce_reset( drm_r128_private_t *dev_priv )
 253 {
 254         R128_WRITE( R128_PM4_BUFFER_DL_WPTR, 0 );
 255         R128_WRITE( R128_PM4_BUFFER_DL_RPTR, 0 );
 256         SET_RING_HEAD( &dev_priv->ring, 0 );
 257         dev_priv->ring.tail = 0;
 258 }
 259
 260 /* Stop the Concurrent Command Engine.  This will not flush any pending
 261  * commands, so you must flush the command stream and wait for the CCE
 262  * to go idle before calling this routine.
 263  */
 264 static void r128_do_cce_stop( drm_r128_private_t *dev_priv )
 265 {
 266         R128_WRITE( R128_PM4_MICRO_CNTL, 0 );
 267         R128_WRITE( R128_PM4_BUFFER_CNTL, R128_PM4_NONPM4 );
 268
 269         dev_priv->cce_running = 0;
 270 }
 271
 272 /* Reset the engine.  This will stop the CCE if it is running.
 273  */
 274 static int r128_do_engine_reset( drm_device_t *dev )
 275 {
 276         drm_r128_private_t *dev_priv = dev->dev_private;
 277         u32 clock_cntl_index, mclk_cntl, gen_reset_cntl;
 278
 279         r128_do_pixcache_flush( dev_priv );
 280
 281         clock_cntl_index = R128_READ( R128_CLOCK_CNTL_INDEX );
 282         mclk_cntl = R128_READ_PLL( dev, R128_MCLK_CNTL );
 283
 284         R128_WRITE_PLL( R128_MCLK_CNTL,
 285                         mclk_cntl | R128_FORCE_GCP | R128_FORCE_PIPE3D_CP );
 286
 287         gen_reset_cntl = R128_READ( R128_GEN_RESET_CNTL );
 288
 289         /* Taken from the sample code - do not change */
 290         R128_WRITE( R128_GEN_RESET_CNTL,
 291                     gen_reset_cntl | R128_SOFT_RESET_GUI );
 292         R128_READ( R128_GEN_RESET_CNTL );
 293         R128_WRITE( R128_GEN_RESET_CNTL,
 294                     gen_reset_cntl & ~R128_SOFT_RESET_GUI );
 295         R128_READ( R128_GEN_RESET_CNTL );
 296
 297         R128_WRITE_PLL( R128_MCLK_CNTL, mclk_cntl );
 298         R128_WRITE( R128_CLOCK_CNTL_INDEX, clock_cntl_index );
 299         R128_WRITE( R128_GEN_RESET_CNTL, gen_reset_cntl );
 300
 301         /* Reset the CCE ring */
 302         r128_do_cce_reset( dev_priv );
 303
 304         /* The CCE is no longer running after an engine reset */
 305         dev_priv->cce_running = 0;
 306
 307         /* Reset any pending vertex, indirect buffers */
 308         r128_freelist_reset( dev );
 309
 310         return 0;
 311 }
 312
 313 static void r128_cce_init_ring_buffer( drm_device_t *dev,
 314                                        drm_r128_private_t *dev_priv )
 315 {
 316         u32 ring_start;
 317         u32 tmp;
 318
 319         DRM_DEBUG( "\n" );
 320
 321         /* The manual (p. 2) says this address is in "VM space".  This
 322          * means it's an offset from the start of AGP space.
 323          */
 324 #if __REALLY_HAVE_AGP
 325         if ( !dev_priv->is_pci )
 326                 ring_start = dev_priv->cce_ring->offset - dev->agp->base;
 327         else
 328 #endif
 329                 ring_start = dev_priv->cce_ring->offset - dev->sg->handle;
 330
 331         R128_WRITE( R128_PM4_BUFFER_OFFSET, ring_start | R128_AGP_OFFSET );
 332
 333         R128_WRITE( R128_PM4_BUFFER_DL_WPTR, 0 );
 334         R128_WRITE( R128_PM4_BUFFER_DL_RPTR, 0 );
 335
 336         /* DL_RPTR_ADDR is a physical address in AGP space. */
 337         SET_RING_HEAD( &dev_priv->ring, 0 );
 338
 339         if ( !dev_priv->is_pci ) {
 340                 R128_WRITE( R128_PM4_BUFFER_DL_RPTR_ADDR,
 341                             dev_priv->ring_rptr->offset );
 342         } else {
 343                 drm_sg_mem_t *entry = dev->sg;
 344                 unsigned long tmp_ofs, page_ofs;
 345
 346                 tmp_ofs = dev_priv->ring_rptr->offset - dev->sg->handle;
 347                 page_ofs = tmp_ofs >> PAGE_SHIFT;
 348
 349                 R128_WRITE( R128_PM4_BUFFER_DL_RPTR_ADDR,
 350                             entry->busaddr[page_ofs]);
 351                 DRM_DEBUG( "ring rptr: offset=0x%08lx handle=0x%08lx\n",
 352                            (unsigned long) entry->busaddr[page_ofs],
 353                            entry->handle + tmp_ofs );
 354         }
 355
 356         /* Set watermark control */
 357         R128_WRITE( R128_PM4_BUFFER_WM_CNTL,
 358                     ((R128_WATERMARK_L/4) << R128_WMA_SHIFT)
 359                     | ((R128_WATERMARK_M/4) << R128_WMB_SHIFT)
 360                     | ((R128_WATERMARK_N/4) << R128_WMC_SHIFT)
 361                     | ((R128_WATERMARK_K/64) << R128_WB_WM_SHIFT) );
 362
 363         /* Force read.  Why?  Because it's in the examples... */
 364         R128_READ( R128_PM4_BUFFER_ADDR );
 365
 366         /* Turn on bus mastering */
 367         tmp = R128_READ( R128_BUS_CNTL ) & ~R128_BUS_MASTER_DIS;
 368         R128_WRITE( R128_BUS_CNTL, tmp );
 369 }
 370
 371 static int r128_do_init_cce( drm_device_t *dev, drm_r128_init_t *init )
 372 {
 373         drm_r128_private_t *dev_priv;
 374
 375         DRM_DEBUG( "\n" );
 376
 377         dev_priv = DRM(alloc)( sizeof(drm_r128_private_t), DRM_MEM_DRIVER );
 378         if ( dev_priv == NULL )
 379                 return DRM_ERR(ENOMEM);
 380
 381         memset( dev_priv, 0, sizeof(drm_r128_private_t) );
 382
 383         dev_priv->is_pci = init->is_pci;
 384
 385         if ( dev_priv->is_pci && !dev->sg ) {
 386                 DRM_ERROR( "PCI GART memory not allocated!\n" );
 387                 dev->dev_private = (void *)dev_priv;
 388                 r128_do_cleanup_cce( dev );
 389                 return DRM_ERR(EINVAL);
 390         }
 391
 392         dev_priv->usec_timeout = init->usec_timeout;
 393         if ( dev_priv->usec_timeout < 1 ||
 394              dev_priv->usec_timeout > R128_MAX_USEC_TIMEOUT ) {
 395                 DRM_DEBUG( "TIMEOUT problem!\n" );
 396                 dev->dev_private = (void *)dev_priv;
 397                 r128_do_cleanup_cce( dev );
 398                 return DRM_ERR(EINVAL);
 399         }
 400
 401         dev_priv->cce_mode = init->cce_mode;
 402
 403         /* GH: Simple idle check.
 404          */
 405         atomic_set( &dev_priv->idle_count, 0 );
 406
 407         /* We don't support anything other than bus-mastering ring mode,
 408          * but the ring can be in either AGP or PCI space for the ring
 409          * read pointer.
 410          */
 411         if ( ( init->cce_mode != R128_PM4_192BM ) &&
 412              ( init->cce_mode != R128_PM4_128BM_64INDBM ) &&
 413              ( init->cce_mode != R128_PM4_64BM_128INDBM ) &&
 414              ( init->cce_mode != R128_PM4_64BM_64VCBM_64INDBM ) ) {
 415                 DRM_DEBUG( "Bad cce_mode!\n" );
 416                 dev->dev_private = (void *)dev_priv;
 417                 r128_do_cleanup_cce( dev );
 418                 return DRM_ERR(EINVAL);
 419         }
 420
 421         switch ( init->cce_mode ) {
 422         case R128_PM4_NONPM4:
 423                 dev_priv->cce_fifo_size = 0;
 424                 break;
 425         case R128_PM4_192PIO:
 426         case R128_PM4_192BM:
 427                 dev_priv->cce_fifo_size = 192;
 428                 break;
 429         case R128_PM4_128PIO_64INDBM:
 430         case R128_PM4_128BM_64INDBM:
 431                 dev_priv->cce_fifo_size = 128;
 432                 break;
 433         case R128_PM4_64PIO_128INDBM:
 434         case R128_PM4_64BM_128INDBM:
 435         case R128_PM4_64PIO_64VCBM_64INDBM:
 436         case R128_PM4_64BM_64VCBM_64INDBM:
 437         case R128_PM4_64PIO_64VCPIO_64INDPIO:
 438                 dev_priv->cce_fifo_size = 64;
 439                 break;
 440         }
 441
 442         switch ( init->fb_bpp ) {
 443         case 16:
 444                 dev_priv->color_fmt = R128_DATATYPE_RGB565;
 445                 break;
 446         case 32:
 447         default:
 448                 dev_priv->color_fmt = R128_DATATYPE_ARGB8888;
 449                 break;
 450         }
 451         dev_priv->front_offset  = init->front_offset;
 452         dev_priv->front_pitch   = init->front_pitch;
 453         dev_priv->back_offset   = init->back_offset;
 454         dev_priv->back_pitch    = init->back_pitch;
 455
 456         switch ( init->depth_bpp ) {
 457         case 16:
 458                 dev_priv->depth_fmt = R128_DATATYPE_RGB565;
 459                 break;
 460         case 24:
 461         case 32:
 462         default:
 463                 dev_priv->depth_fmt = R128_DATATYPE_ARGB8888;
 464                 break;
 465         }
 466         dev_priv->depth_offset  = init->depth_offset;
 467         dev_priv->depth_pitch   = init->depth_pitch;
 468         dev_priv->span_offset   = init->span_offset;
 469
 470         dev_priv->front_pitch_offset_c = (((dev_priv->front_pitch/8) << 21) |
 471                                           (dev_priv->front_offset >> 5));
 472         dev_priv->back_pitch_offset_c = (((dev_priv->back_pitch/8) << 21) |
 473                                          (dev_priv->back_offset >> 5));
 474         dev_priv->depth_pitch_offset_c = (((dev_priv->depth_pitch/8) << 21) |
 475                                           (dev_priv->depth_offset >> 5) |
 476                                           R128_DST_TILE);
 477         dev_priv->span_pitch_offset_c = (((dev_priv->depth_pitch/8) << 21) |
 478                                          (dev_priv->span_offset >> 5));
 479
 480         DRM_GETSAREA();
 481
 482         if(!dev_priv->sarea) {
 483                 DRM_ERROR("could not find sarea!\n");
 484                 dev->dev_private = (void *)dev_priv;
 485                 r128_do_cleanup_cce( dev );
 486                 return DRM_ERR(EINVAL);
 487         }
 488
 489         DRM_FIND_MAP( dev_priv->fb, init->fb_offset );
 490         if(!dev_priv->fb) {
 491                 DRM_ERROR("could not find framebuffer!\n");
 492                 dev->dev_private = (void *)dev_priv;
 493                 r128_do_cleanup_cce( dev );
 494                 return DRM_ERR(EINVAL);
 495         }
 496         DRM_FIND_MAP( dev_priv->mmio, init->mmio_offset );
 497         if(!dev_priv->mmio) {
 498                 DRM_ERROR("could not find mmio region!\n");
 499                 dev->dev_private = (void *)dev_priv;
 500                 r128_do_cleanup_cce( dev );
 501                 return DRM_ERR(EINVAL);
 502         }
 503         DRM_FIND_MAP( dev_priv->cce_ring, init->ring_offset );
 504         if(!dev_priv->cce_ring) {
 505                 DRM_ERROR("could not find cce ring region!\n");
 506                 dev->dev_private = (void *)dev_priv;
 507                 r128_do_cleanup_cce( dev );
 508                 return DRM_ERR(EINVAL);
 509         }
 510         DRM_FIND_MAP( dev_priv->ring_rptr, init->ring_rptr_offset );
 511         if(!dev_priv->ring_rptr) {
 512                 DRM_ERROR("could not find ring read pointer!\n");
 513                 dev->dev_private = (void *)dev_priv;
 514                 r128_do_cleanup_cce( dev );
 515                 return DRM_ERR(EINVAL);
 516         }
 517         DRM_FIND_MAP( dev_priv->buffers, init->buffers_offset );
 518         if(!dev_priv->buffers) {
 519                 DRM_ERROR("could not find dma buffer region!\n");
 520                 dev->dev_private = (void *)dev_priv;
 521                 r128_do_cleanup_cce( dev );
 522                 return DRM_ERR(EINVAL);
 523         }
 524
 525         if ( !dev_priv->is_pci ) {
 526                 DRM_FIND_MAP( dev_priv->agp_textures,
 527                               init->agp_textures_offset );
 528                 if(!dev_priv->agp_textures) {
 529                         DRM_ERROR("could not find agp texture region!\n");
 530                         dev->dev_private = (void *)dev_priv;
 531                         r128_do_cleanup_cce( dev );
 532                         return DRM_ERR(EINVAL);
 533                 }
 534         }
 535
 536         dev_priv->sarea_priv =
 537                 (drm_r128_sarea_t *)((u8 *)dev_priv->sarea->handle +
 538                                      init->sarea_priv_offset);
 539
 540 #if __REALLY_HAVE_AGP
 541         if ( !dev_priv->is_pci ) {
 542                 DRM_IOREMAP( dev_priv->cce_ring, dev );
 543                 DRM_IOREMAP( dev_priv->ring_rptr, dev );
 544                 DRM_IOREMAP( dev_priv->buffers, dev );
 545                 if(!dev_priv->cce_ring->handle ||
 546                    !dev_priv->ring_rptr->handle ||
 547                    !dev_priv->buffers->handle) {
 548                         DRM_ERROR("Could not ioremap agp regions!\n");
 549                         dev->dev_private = (void *)dev_priv;
 550                         r128_do_cleanup_cce( dev );
 551                         return DRM_ERR(ENOMEM);
 552                 }
 553         } else
 554 #endif
 555         {
 556                 dev_priv->cce_ring->handle =
 557                         (void *)dev_priv->cce_ring->offset;
 558                 dev_priv->ring_rptr->handle =
 559                         (void *)dev_priv->ring_rptr->offset;
 560                 dev_priv->buffers->handle = (void *)dev_priv->buffers->offset;
 561         }
 562
 563 #if __REALLY_HAVE_AGP
 564         if ( !dev_priv->is_pci )
 565                 dev_priv->cce_buffers_offset = dev->agp->base;
 566         else
 567 #endif
 568                 dev_priv->cce_buffers_offset = dev->sg->handle;
 569
 570         dev_priv->ring.head = ((__volatile__ u32 *)
 571                                dev_priv->ring_rptr->handle);
 572
 573         dev_priv->ring.start = (u32 *)dev_priv->cce_ring->handle;
 574         dev_priv->ring.end = ((u32 *)dev_priv->cce_ring->handle
 575                               + init->ring_size / sizeof(u32));
 576         dev_priv->ring.size = init->ring_size;
 577         dev_priv->ring.size_l2qw = DRM(order)( init->ring_size / 8 );
 578
 579         dev_priv->ring.tail_mask =
 580                 (dev_priv->ring.size / sizeof(u32)) - 1;
 581
 582         dev_priv->ring.high_mark = 128;
 583         dev_priv->ring.ring_rptr = dev_priv->ring_rptr;
 584
 585         dev_priv->sarea_priv->last_frame = 0;
 586         R128_WRITE( R128_LAST_FRAME_REG, dev_priv->sarea_priv->last_frame );
 587
 588         dev_priv->sarea_priv->last_dispatch = 0;
 589         R128_WRITE( R128_LAST_DISPATCH_REG,
 590                     dev_priv->sarea_priv->last_dispatch );
 591
 592 #if __REALLY_HAVE_SG
 593         if ( dev_priv->is_pci ) {
 594                 if (!DRM(ati_pcigart_init)( dev, &dev_priv->phys_pci_gart,
 595                                             &dev_priv->bus_pci_gart) ) {
 596                         DRM_ERROR( "failed to init PCI GART!\n" );
 597                         dev->dev_private = (void *)dev_priv;
 598                         r128_do_cleanup_cce( dev );
 599                         return DRM_ERR(ENOMEM);
 600                 }
 601                 R128_WRITE( R128_PCI_GART_PAGE, dev_priv->bus_pci_gart );
 602         }
 603 #endif
 604
 605         r128_cce_init_ring_buffer( dev, dev_priv );
 606         r128_cce_load_microcode( dev_priv );
 607
 608         dev->dev_private = (void *)dev_priv;
 609
 610         r128_do_engine_reset( dev );
 611
 612         return 0;
 613 }
 614
 615 int r128_do_cleanup_cce( drm_device_t *dev )
 616 {
 617
 618 #if _HAVE_DMA_IRQ
 619         /* Make sure interrupts are disabled here because the uninstall ioctl
 620          * may not have been called from userspace and after dev_private
 621          * is freed, it's too late.
 622          */
 623         if ( dev->irq ) DRM(irq_uninstall)(dev);
 624 #endif
 625
 626         if ( dev->dev_private ) {
 627                 drm_r128_private_t *dev_priv = dev->dev_private;
 628
 629 #if __REALLY_HAVE_AGP
 630                 if ( !dev_priv->is_pci ) {
 631                         if ( dev_priv->cce_ring != NULL )
 632                                 DRM_IOREMAPFREE( dev_priv->cce_ring, dev );
 633                         if ( dev_priv->ring_rptr != NULL )
 634                                 DRM_IOREMAPFREE( dev_priv->ring_rptr, dev );
 635                         if ( dev_priv->buffers != NULL )
 636                                 DRM_IOREMAPFREE( dev_priv->buffers, dev );
 637                 } else
 638 #endif
 639                 {
 640                         if (!DRM(ati_pcigart_cleanup)( dev,
 641                                                 dev_priv->phys_pci_gart,
 642                                                 dev_priv->bus_pci_gart ))
 643                                 DRM_ERROR( "failed to cleanup PCI GART!\n" );
 644                 }
 645
 646                 DRM(free)( dev->dev_private, sizeof(drm_r128_private_t),
 647                            DRM_MEM_DRIVER );
 648                 dev->dev_private = NULL;
 649         }
 650
 651         return 0;
 652 }
 653
 654 int r128_cce_init( DRM_IOCTL_ARGS )
 655 {
 656         DRM_DEVICE;
 657         drm_r128_init_t init;
 658
 659         DRM_DEBUG( "\n" );
 660
 661         LOCK_TEST_WITH_RETURN( dev, filp );
 662
 663         DRM_COPY_FROM_USER_IOCTL( init, (drm_r128_init_t *)data, sizeof(init) );
 664
 665         switch ( init.func ) {
 666         case R128_INIT_CCE:
 667                 return r128_do_init_cce( dev, &init );
 668         case R128_CLEANUP_CCE:
 669                 return r128_do_cleanup_cce( dev );
 670         }
 671
 672         return DRM_ERR(EINVAL);
 673 }
 674
 675 int r128_cce_start( DRM_IOCTL_ARGS )
 676 {
 677         DRM_DEVICE;
 678         drm_r128_private_t *dev_priv = dev->dev_private;
 679         DRM_DEBUG( "\n" );
 680
 681         LOCK_TEST_WITH_RETURN( dev, filp );
 682
 683         if ( dev_priv->cce_running || dev_priv->cce_mode == R128_PM4_NONPM4 ) {
 684                 DRM_DEBUG( "%s while CCE running\n", __FUNCTION__ );
 685                 return 0;
 686         }
 687
 688         r128_do_cce_start( dev_priv );
 689
 690         return 0;
 691 }
 692
 693 /* Stop the CCE.  The engine must have been idled before calling this
 694  * routine.
 695  */
 696 int r128_cce_stop( DRM_IOCTL_ARGS )
 697 {
 698         DRM_DEVICE;
 699         drm_r128_private_t *dev_priv = dev->dev_private;
 700         drm_r128_cce_stop_t stop;
 701         int ret;
 702         DRM_DEBUG( "\n" );
 703
 704         LOCK_TEST_WITH_RETURN( dev, filp );
 705
 706         DRM_COPY_FROM_USER_IOCTL(stop, (drm_r128_cce_stop_t *)data, sizeof(stop) );
 707
 708         /* Flush any pending CCE commands.  This ensures any outstanding
 709          * commands are exectuted by the engine before we turn it off.
 710          */
 711         if ( stop.flush ) {
 712                 r128_do_cce_flush( dev_priv );
 713         }
 714
 715         /* If we fail to make the engine go idle, we return an error
 716          * code so that the DRM ioctl wrapper can try again.
 717          */
 718         if ( stop.idle ) {
 719                 ret = r128_do_cce_idle( dev_priv );
 720                 if ( ret ) return ret;
 721         }
 722
 723         /* Finally, we can turn off the CCE.  If the engine isn't idle,
 724          * we will get some dropped triangles as they won't be fully
 725          * rendered before the CCE is shut down.
 726          */
 727         r128_do_cce_stop( dev_priv );
 728
 729         /* Reset the engine */
 730         r128_do_engine_reset( dev );
 731
 732         return 0;
 733 }
 734
 735 /* Just reset the CCE ring.  Called as part of an X Server engine reset.
 736  */
 737 int r128_cce_reset( DRM_IOCTL_ARGS )
 738 {
 739         DRM_DEVICE;
 740         drm_r128_private_t *dev_priv = dev->dev_private;
 741         DRM_DEBUG( "\n" );
 742
 743         LOCK_TEST_WITH_RETURN( dev, filp );
 744
 745         if ( !dev_priv ) {
 746                 DRM_DEBUG( "%s called before init done\n", __FUNCTION__ );
 747                 return DRM_ERR(EINVAL);
 748         }
 749
 750         r128_do_cce_reset( dev_priv );
 751
 752         /* The CCE is no longer running after an engine reset */
 753         dev_priv->cce_running = 0;
 754
 755         return 0;
 756 }
 757
 758 int r128_cce_idle( DRM_IOCTL_ARGS )
 759 {
 760         DRM_DEVICE;
 761         drm_r128_private_t *dev_priv = dev->dev_private;
 762         DRM_DEBUG( "\n" );
 763
 764         LOCK_TEST_WITH_RETURN( dev, filp );
 765
 766         if ( dev_priv->cce_running ) {
 767                 r128_do_cce_flush( dev_priv );
 768         }
 769
 770         return r128_do_cce_idle( dev_priv );
 771 }
 772
 773 int r128_engine_reset( DRM_IOCTL_ARGS )
 774 {
 775         DRM_DEVICE;
 776         DRM_DEBUG( "\n" );
 777
 778         LOCK_TEST_WITH_RETURN( dev, filp );
 779
 780         return r128_do_engine_reset( dev );
 781 }
 782
 783 int r128_fullscreen( DRM_IOCTL_ARGS )
 784 {
 785         return DRM_ERR(EINVAL);
 786 }
 787
 788
 789 /* ================================================================
 790  * Freelist management
 791  */
 792 #define R128_BUFFER_USED        0xffffffff
 793 #define R128_BUFFER_FREE        0
 794
 795 #if 0
 796 static int r128_freelist_init( drm_device_t *dev )
 797 {
 798         drm_device_dma_t *dma = dev->dma;
 799         drm_r128_private_t *dev_priv = dev->dev_private;
 800         drm_buf_t *buf;
 801         drm_r128_buf_priv_t *buf_priv;
 802         drm_r128_freelist_t *entry;
 803         int i;
 804
 805         dev_priv->head = DRM(alloc)( sizeof(drm_r128_freelist_t),
 806                                      DRM_MEM_DRIVER );
 807         if ( dev_priv->head == NULL )
 808                 return DRM_ERR(ENOMEM);
 809
 810         memset( dev_priv->head, 0, sizeof(drm_r128_freelist_t) );
 811         dev_priv->head->age = R128_BUFFER_USED;
 812
 813         for ( i = 0 ; i < dma->buf_count ; i++ ) {
 814                 buf = dma->buflist[i];
 815                 buf_priv = buf->dev_private;
 816
 817                 entry = DRM(alloc)( sizeof(drm_r128_freelist_t),
 818                                     DRM_MEM_DRIVER );
 819                 if ( !entry ) return DRM_ERR(ENOMEM);
 820
 821                 entry->age = R128_BUFFER_FREE;
 822                 entry->buf = buf;
 823                 entry->prev = dev_priv->head;
 824                 entry->next = dev_priv->head->next;
 825                 if ( !entry->next )
 826                         dev_priv->tail = entry;
 827
 828                 buf_priv->discard = 0;
 829                 buf_priv->dispatched = 0;
 830                 buf_priv->list_entry = entry;
 831
 832                 dev_priv->head->next = entry;
 833
 834                 if ( dev_priv->head->next )
 835                         dev_priv->head->next->prev = entry;
 836         }
 837
 838         return 0;
 839
 840 }
 841 #endif
 842
 843 drm_buf_t *r128_freelist_get( drm_device_t *dev )
 844 {
 845         drm_device_dma_t *dma = dev->dma;
 846         drm_r128_private_t *dev_priv = dev->dev_private;
 847         drm_r128_buf_priv_t *buf_priv;
 848         drm_buf_t *buf;
 849         int i, t;
 850
 851         /* FIXME: Optimize -- use freelist code */
 852
 853         for ( i = 0 ; i < dma->buf_count ; i++ ) {
 854                 buf = dma->buflist[i];
 855                 buf_priv = buf->dev_private;
 856                 if ( buf->filp == 0 )
 857                         return buf;
 858         }
 859
 860         for ( t = 0 ; t < dev_priv->usec_timeout ; t++ ) {
 861                 u32 done_age = R128_READ( R128_LAST_DISPATCH_REG );
 862
 863                 for ( i = 0 ; i < dma->buf_count ; i++ ) {
 864                         buf = dma->buflist[i];
 865                         buf_priv = buf->dev_private;
 866                         if ( buf->pending && buf_priv->age <= done_age ) {
 867                                 /* The buffer has been processed, so it
 868                                  * can now be used.
 869                                  */
 870                                 buf->pending = 0;
 871                                 return buf;
 872                         }
 873                 }
 874                 DRM_UDELAY( 1 );
 875         }
 876
 877         DRM_DEBUG( "returning NULL!\n" );
 878         return NULL;
 879 }
 880
 881 void r128_freelist_reset( drm_device_t *dev )
 882 {
 883         drm_device_dma_t *dma = dev->dma;
 884         int i;
 885
 886         for ( i = 0 ; i < dma->buf_count ; i++ ) {
 887                 drm_buf_t *buf = dma->buflist[i];
 888                 drm_r128_buf_priv_t *buf_priv = buf->dev_private;
 889                 buf_priv->age = 0;
 890         }
 891 }
 892
 893
 894 /* ================================================================
 895  * CCE command submission
 896  */
 897
 898 int r128_wait_ring( drm_r128_private_t *dev_priv, int n )
 899 {
 900         drm_r128_ring_buffer_t *ring = &dev_priv->ring;
 901         int i;
 902
 903         for ( i = 0 ; i < dev_priv->usec_timeout ; i++ ) {
 904                 r128_update_ring_snapshot( ring );
 905                 if ( ring->space >= n )
 906                         return 0;
 907                 DRM_UDELAY( 1 );
 908         }
 909
 910         /* FIXME: This is being ignored... */
 911         DRM_ERROR( "failed!\n" );
 912         return DRM_ERR(EBUSY);
 913 }
 914
 915 static int r128_cce_get_buffers( DRMFILE filp, drm_device_t *dev, drm_dma_t *d )
 916 {
 917         int i;
 918         drm_buf_t *buf;
 919
 920         for ( i = d->granted_count ; i < d->request_count ; i++ ) {
 921                 buf = r128_freelist_get( dev );
 922                 if ( !buf ) return DRM_ERR(EAGAIN);
 923
 924                 buf->filp = filp;
 925
 926                 if ( DRM_COPY_TO_USER( &d->request_indices[i], &buf->idx,
 927                                    sizeof(buf->idx) ) )
 928                         return DRM_ERR(EFAULT);
 929                 if ( DRM_COPY_TO_USER( &d->request_sizes[i], &buf->total,
 930                                    sizeof(buf->total) ) )
 931                         return DRM_ERR(EFAULT);
 932
 933                 d->granted_count++;
 934         }
 935         return 0;
 936 }
 937
 938 int r128_cce_buffers( DRM_IOCTL_ARGS )
 939 {
 940         DRM_DEVICE;
 941         drm_device_dma_t *dma = dev->dma;
 942         int ret = 0;
 943         drm_dma_t d;
 944
 945         LOCK_TEST_WITH_RETURN( dev, filp );
 946
 947         DRM_COPY_FROM_USER_IOCTL( d, (drm_dma_t *) data, sizeof(d) );
 948
 949         /* Please don't send us buffers.
 950          */
 951         if ( d.send_count != 0 ) {
 952                 DRM_ERROR( "Process %d trying to send %d buffers via drmDMA\n",
 953                            DRM_CURRENTPID, d.send_count );
 954                 return DRM_ERR(EINVAL);
 955         }
 956
 957         /* We'll send you buffers.
 958          */
 959         if ( d.request_count < 0 || d.request_count > dma->buf_count ) {
 960                 DRM_ERROR( "Process %d trying to get %d buffers (of %d max)\n",
 961                            DRM_CURRENTPID, d.request_count, dma->buf_count );
 962                 return DRM_ERR(EINVAL);
 963         }
 964
 965         d.granted_count = 0;
 966
 967         if ( d.request_count ) {
 968                 ret = r128_cce_get_buffers( filp, dev, &d );
 969         }
 970
 971         DRM_COPY_TO_USER_IOCTL((drm_dma_t *) data, d, sizeof(d) );
 972
 973         return ret;
 974 }