drivers/char/drm/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 #define GET_RING_HEAD(dev_priv)         DRM_READ32(  (dev_priv)->ring_rptr, 0 )
  35 #define SET_RING_HEAD(dev_priv,val)     DRM_WRITE32( (dev_priv)->ring_rptr, 0, (val) )
  36
  37 typedef struct drm_radeon_freelist {
  38         unsigned int age;
  39         drm_buf_t *buf;
  40         struct drm_radeon_freelist *next;
  41         struct drm_radeon_freelist *prev;
  42 } drm_radeon_freelist_t;
  43
  44 typedef struct drm_radeon_ring_buffer {
  45         u32 *start;
  46         u32 *end;
  47         int size;
  48         int size_l2qw;
  49
  50         u32 tail;
  51         u32 tail_mask;
  52         int space;
  53
  54         int high_mark;
  55 } drm_radeon_ring_buffer_t;
  56
  57 typedef struct drm_radeon_depth_clear_t {
  58         u32 rb3d_cntl;
  59         u32 rb3d_zstencilcntl;
  60         u32 se_cntl;
  61 } drm_radeon_depth_clear_t;
  62
  63 struct drm_radeon_driver_file_fields {
  64         int64_t radeon_fb_delta;
  65 };
  66
  67 struct mem_block {
  68         struct mem_block *next;
  69         struct mem_block *prev;
  70         int start;
  71         int size;
  72         DRMFILE filp;           /* 0: free, -1: heap, other: real files */
  73 };
  74
  75 typedef struct drm_radeon_private {
  76         drm_radeon_ring_buffer_t ring;
  77         drm_radeon_sarea_t *sarea_priv;
  78
  79         u32 fb_location;
  80
  81         int gart_size;
  82         u32 gart_vm_start;
  83         unsigned long gart_buffers_offset;
  84
  85         int cp_mode;
  86         int cp_running;
  87
  88         drm_radeon_freelist_t *head;
  89         drm_radeon_freelist_t *tail;
  90         int last_buf;
  91         volatile u32 *scratch;
  92         int writeback_works;
  93
  94         int usec_timeout;
  95
  96         int is_r200;
  97
  98         int is_pci;
  99         unsigned long phys_pci_gart;
 100         dma_addr_t bus_pci_gart;
 101
 102         struct {
 103                 u32 boxes;
 104                 int freelist_timeouts;
 105                 int freelist_loops;
 106                 int requested_bufs;
 107                 int last_frame_reads;
 108                 int last_clear_reads;
 109                 int clears;
 110                 int texture_uploads;
 111         } stats;
 112
 113         int do_boxes;
 114         int page_flipping;
 115         int current_page;
 116
 117         u32 color_fmt;
 118         unsigned int front_offset;
 119         unsigned int front_pitch;
 120         unsigned int back_offset;
 121         unsigned int back_pitch;
 122
 123         u32 depth_fmt;
 124         unsigned int depth_offset;
 125         unsigned int depth_pitch;
 126
 127         u32 front_pitch_offset;
 128         u32 back_pitch_offset;
 129         u32 depth_pitch_offset;
 130
 131         drm_radeon_depth_clear_t depth_clear;
 132
 133         unsigned long fb_offset;
 134         unsigned long mmio_offset;
 135         unsigned long ring_offset;
 136         unsigned long ring_rptr_offset;
 137         unsigned long buffers_offset;
 138         unsigned long gart_textures_offset;
 139
 140         drm_local_map_t *sarea;
 141         drm_local_map_t *mmio;
 142         drm_local_map_t *cp_ring;
 143         drm_local_map_t *ring_rptr;
 144         drm_local_map_t *gart_textures;
 145
 146         struct mem_block *gart_heap;
 147         struct mem_block *fb_heap;
 148
 149         /* SW interrupt */
 150         wait_queue_head_t swi_queue;
 151         atomic_t swi_emitted;
 152
 153 } drm_radeon_private_t;
 154
 155 typedef struct drm_radeon_buf_priv {
 156         u32 age;
 157 } drm_radeon_buf_priv_t;
 158
 159                                 /* radeon_cp.c */
 160 extern int radeon_cp_init( DRM_IOCTL_ARGS );
 161 extern int radeon_cp_start( DRM_IOCTL_ARGS );
 162 extern int radeon_cp_stop( DRM_IOCTL_ARGS );
 163 extern int radeon_cp_reset( DRM_IOCTL_ARGS );
 164 extern int radeon_cp_idle( DRM_IOCTL_ARGS );
 165 extern int radeon_cp_resume( DRM_IOCTL_ARGS );
 166 extern int radeon_engine_reset( DRM_IOCTL_ARGS );
 167 extern int radeon_fullscreen( DRM_IOCTL_ARGS );
 168 extern int radeon_cp_buffers( DRM_IOCTL_ARGS );
 169
 170 extern void radeon_freelist_reset( drm_device_t *dev );
 171 extern drm_buf_t *radeon_freelist_get( drm_device_t *dev );
 172
 173 extern int radeon_wait_ring( drm_radeon_private_t *dev_priv, int n );
 174
 175 extern int radeon_do_cp_idle( drm_radeon_private_t *dev_priv );
 176 extern int radeon_do_cleanup_cp( drm_device_t *dev );
 177 extern int radeon_do_cleanup_pageflip( drm_device_t *dev );
 178
 179                                 /* radeon_state.c */
 180 extern int radeon_cp_clear( DRM_IOCTL_ARGS );
 181 extern int radeon_cp_swap( DRM_IOCTL_ARGS );
 182 extern int radeon_cp_vertex( DRM_IOCTL_ARGS );
 183 extern int radeon_cp_indices( DRM_IOCTL_ARGS );
 184 extern int radeon_cp_texture( DRM_IOCTL_ARGS );
 185 extern int radeon_cp_stipple( DRM_IOCTL_ARGS );
 186 extern int radeon_cp_indirect( DRM_IOCTL_ARGS );
 187 extern int radeon_cp_vertex2( DRM_IOCTL_ARGS );
 188 extern int radeon_cp_cmdbuf( DRM_IOCTL_ARGS );
 189 extern int radeon_cp_getparam( DRM_IOCTL_ARGS );
 190 extern int radeon_cp_setparam( DRM_IOCTL_ARGS );
 191 extern int radeon_cp_flip( DRM_IOCTL_ARGS );
 192
 193 extern int radeon_mem_alloc( DRM_IOCTL_ARGS );
 194 extern int radeon_mem_free( DRM_IOCTL_ARGS );
 195 extern int radeon_mem_init_heap( DRM_IOCTL_ARGS );
 196 extern void radeon_mem_takedown( struct mem_block **heap );
 197 extern void radeon_mem_release( DRMFILE filp, struct mem_block *heap );
 198
 199                                 /* radeon_irq.c */
 200 extern int radeon_irq_emit( DRM_IOCTL_ARGS );
 201 extern int radeon_irq_wait( DRM_IOCTL_ARGS );
 202
 203 extern int radeon_emit_and_wait_irq(drm_device_t *dev);
 204 extern int radeon_wait_irq(drm_device_t *dev, int swi_nr);
 205 extern int radeon_emit_irq(drm_device_t *dev);
 206
 207 extern void radeon_do_release(drm_device_t *dev);
 208 extern int radeon_driver_vblank_wait(drm_device_t *dev, unsigned int *sequence);
 209 extern irqreturn_t radeon_driver_irq_handler( DRM_IRQ_ARGS );
 210 extern void radeon_driver_irq_preinstall( drm_device_t *dev );
 211 extern void radeon_driver_irq_postinstall( drm_device_t *dev );
 212 extern void radeon_driver_irq_uninstall( drm_device_t *dev );
 213
 214 /* Flags for stats.boxes
 215  */
 216 #define RADEON_BOX_DMA_IDLE      0x1
 217 #define RADEON_BOX_RING_FULL     0x2
 218 #define RADEON_BOX_FLIP          0x4
 219 #define RADEON_BOX_WAIT_IDLE     0x8
 220 #define RADEON_BOX_TEXTURE_LOAD  0x10
 221
 222
 223
 224 /* Register definitions, register access macros and drmAddMap constants
 225  * for Radeon kernel driver.
 226  */
 227
 228 #define RADEON_AGP_COMMAND              0x0f60
 229 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 230 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 231 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 232 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 233 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 234 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 235 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 236
 237 #define RADEON_BUS_CNTL                 0x0030
 238 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 239
 240 #define RADEON_CLOCK_CNTL_DATA          0x000c
 241 #       define RADEON_PLL_WR_EN                 (1 << 7)
 242 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 243 #define RADEON_CONFIG_APER_SIZE         0x0108
 244 #define RADEON_CRTC_OFFSET              0x0224
 245 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 246 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 247 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 248 #define RADEON_CRTC2_OFFSET             0x0324
 249 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 250
 251 #define RADEON_RB3D_COLOROFFSET         0x1c40
 252 #define RADEON_RB3D_COLORPITCH          0x1c48
 253
 254 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 255 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 256 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 257 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 258 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 259 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 260 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 261 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 262 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 263 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 264 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 265 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 266 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 267 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 268 #       define RADEON_ROP3_S                    0x00cc0000
 269 #       define RADEON_ROP3_P                    0x00f00000
 270 #define RADEON_DP_WRITE_MASK            0x16cc
 271 #define RADEON_DST_PITCH_OFFSET         0x142c
 272 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 273 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 274 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 275 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 276 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 277
 278 #define RADEON_SCRATCH_REG0             0x15e0
 279 #define RADEON_SCRATCH_REG1             0x15e4
 280 #define RADEON_SCRATCH_REG2             0x15e8
 281 #define RADEON_SCRATCH_REG3             0x15ec
 282 #define RADEON_SCRATCH_REG4             0x15f0
 283 #define RADEON_SCRATCH_REG5             0x15f4
 284 #define RADEON_SCRATCH_UMSK             0x0770
 285 #define RADEON_SCRATCH_ADDR             0x0774
 286
 287 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 288
 289 #define GET_SCRATCH( x )        (dev_priv->writeback_works                      \
 290                                 ? DRM_READ32( dev_priv->ring_rptr, RADEON_SCRATCHOFF(x) ) \
 291                                 : RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x) ) )
 292
 293
 294 #define RADEON_GEN_INT_CNTL             0x0040
 295 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 296 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 297 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 298
 299 #define RADEON_GEN_INT_STATUS           0x0044
 300 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 301 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 302 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 303 #       define RADEON_SW_INT_TEST               (1 << 25)
 304 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 305 #       define RADEON_SW_INT_FIRE               (1 << 26)
 306
 307 #define RADEON_HOST_PATH_CNTL           0x0130
 308 #       define RADEON_HDP_SOFT_RESET            (1 << 26)
 309 #       define RADEON_HDP_WC_TIMEOUT_MASK       (7 << 28)
 310 #       define RADEON_HDP_WC_TIMEOUT_28BCLK     (7 << 28)
 311
 312 #define RADEON_ISYNC_CNTL               0x1724
 313 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 314 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 315 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 316 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 317 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 318 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 319
 320 #define RADEON_RBBM_GUICNTL             0x172c
 321 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 322 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 323 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 324 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 325
 326 #define RADEON_MC_AGP_LOCATION          0x014c
 327 #define RADEON_MC_FB_LOCATION           0x0148
 328 #define RADEON_MCLK_CNTL                0x0012
 329 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 330 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 331 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 332 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 333 #       define RADEON_FORCEON_MC                (1 << 20)
 334 #       define RADEON_FORCEON_AIC               (1 << 21)
 335
 336 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 337 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 338 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 339 #define RADEON_PP_CNTL                  0x1c38
 340 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 341 #define RADEON_PP_LUM_MATRIX            0x1d00
 342 #define RADEON_PP_MISC                  0x1c14
 343 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 344 #define RADEON_PP_TXFILTER_0            0x1c54
 345 #define RADEON_PP_TXOFFSET_0            0x1c5c
 346 #define RADEON_PP_TXFILTER_1            0x1c6c
 347 #define RADEON_PP_TXFILTER_2            0x1c84
 348
 349 #define RADEON_RB2D_DSTCACHE_CTLSTAT    0x342c
 350 #       define RADEON_RB2D_DC_FLUSH             (3 << 0)
 351 #       define RADEON_RB2D_DC_FREE              (3 << 2)
 352 #       define RADEON_RB2D_DC_FLUSH_ALL         0xf
 353 #       define RADEON_RB2D_DC_BUSY              (1 << 31)
 354 #define RADEON_RB3D_CNTL                0x1c3c
 355 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 356 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 357 #       define RADEON_DITHER_ENABLE             (1 << 2)
 358 #       define RADEON_ROUND_ENABLE              (1 << 3)
 359 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 360 #       define RADEON_DITHER_INIT               (1 << 5)
 361 #       define RADEON_ROP_ENABLE                (1 << 6)
 362 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 363 #       define RADEON_Z_ENABLE                  (1 << 8)
 364 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 365 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 366 #define RADEON_RB3D_PLANEMASK           0x1d84
 367 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 368 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 369 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 370 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 371 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 372 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 373 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 374 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 375 #       define RADEON_Z_TEST_MASK               (7 << 4)
 376 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 377 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 378 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 379 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 380 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 381 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 382 #define RADEON_RBBM_SOFT_RESET          0x00f0
 383 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 384 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 385 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 386 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 387 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 388 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 389 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 390 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 391 #define RADEON_RBBM_STATUS              0x0e40
 392 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 393 #       define RADEON_RBBM_ACTIVE               (1 << 31)
 394 #define RADEON_RE_LINE_PATTERN          0x1cd0
 395 #define RADEON_RE_MISC                  0x26c4
 396 #define RADEON_RE_TOP_LEFT              0x26c0
 397 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 398 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 399 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 400
 401 #define RADEON_SCISSOR_TL_0             0x1cd8
 402 #define RADEON_SCISSOR_BR_0             0x1cdc
 403 #define RADEON_SCISSOR_TL_1             0x1ce0
 404 #define RADEON_SCISSOR_BR_1             0x1ce4
 405 #define RADEON_SCISSOR_TL_2             0x1ce8
 406 #define RADEON_SCISSOR_BR_2             0x1cec
 407 #define RADEON_SE_COORD_FMT             0x1c50
 408 #define RADEON_SE_CNTL                  0x1c4c
 409 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 410 #       define RADEON_BFACE_SOLID               (3 << 1)
 411 #       define RADEON_FFACE_SOLID               (3 << 3)
 412 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 413 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 414 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 415 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 416 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 417 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 418 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 419 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 420 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 421 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 422 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 423 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 424 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 425 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 426 #define RADEON_SE_CNTL_STATUS           0x2140
 427 #define RADEON_SE_LINE_WIDTH            0x1db8
 428 #define RADEON_SE_VPORT_XSCALE          0x1d98
 429 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 430 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 431 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 432 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 433 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 434 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 435 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 436 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 437 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 438 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 439 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 440 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 441 #define RADEON_SURFACE_CNTL             0x0b00
 442 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 443 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 444 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 445 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 446 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 447 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 448 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 449 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 450 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 451 #define RADEON_SURFACE0_INFO            0x0b0c
 452 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 453 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 454 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 455 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 456 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 457 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 458 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 459 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
 460 #define RADEON_SURFACE1_INFO            0x0b1c
 461 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
 462 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
 463 #define RADEON_SURFACE2_INFO            0x0b2c
 464 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
 465 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
 466 #define RADEON_SURFACE3_INFO            0x0b3c
 467 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
 468 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
 469 #define RADEON_SURFACE4_INFO            0x0b4c
 470 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
 471 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
 472 #define RADEON_SURFACE5_INFO            0x0b5c
 473 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
 474 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
 475 #define RADEON_SURFACE6_INFO            0x0b6c
 476 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
 477 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
 478 #define RADEON_SURFACE7_INFO            0x0b7c
 479 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
 480 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
 481 #define RADEON_SW_SEMAPHORE             0x013c
 482
 483 #define RADEON_WAIT_UNTIL               0x1720
 484 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
 485 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
 486 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
 487 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
 488
 489 #define RADEON_RB3D_ZMASKOFFSET         0x1c34
 490 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 491 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
 492 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
 493
 494
 495 /* CP registers */
 496 #define RADEON_CP_ME_RAM_ADDR           0x07d4
 497 #define RADEON_CP_ME_RAM_RADDR          0x07d8
 498 #define RADEON_CP_ME_RAM_DATAH          0x07dc
 499 #define RADEON_CP_ME_RAM_DATAL          0x07e0
 500
 501 #define RADEON_CP_RB_BASE               0x0700
 502 #define RADEON_CP_RB_CNTL               0x0704
 503 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
 504 #define RADEON_CP_RB_RPTR_ADDR          0x070c
 505 #define RADEON_CP_RB_RPTR               0x0710
 506 #define RADEON_CP_RB_WPTR               0x0714
 507
 508 #define RADEON_CP_RB_WPTR_DELAY         0x0718
 509 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
 510 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
 511
 512 #define RADEON_CP_IB_BASE               0x0738
 513
 514 #define RADEON_CP_CSQ_CNTL              0x0740
 515 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
 516 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
 517 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
 518 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
 519 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
 520 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
 521 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
 522
 523 #define RADEON_AIC_CNTL                 0x01d0
 524 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
 525 #define RADEON_AIC_STAT                 0x01d4
 526 #define RADEON_AIC_PT_BASE              0x01d8
 527 #define RADEON_AIC_LO_ADDR              0x01dc
 528 #define RADEON_AIC_HI_ADDR              0x01e0
 529 #define RADEON_AIC_TLB_ADDR             0x01e4
 530 #define RADEON_AIC_TLB_DATA             0x01e8
 531
 532 /* CP command packets */
 533 #define RADEON_CP_PACKET0               0x00000000
 534 #       define RADEON_ONE_REG_WR                (1 << 15)
 535 #define RADEON_CP_PACKET1               0x40000000
 536 #define RADEON_CP_PACKET2               0x80000000
 537 #define RADEON_CP_PACKET3               0xC0000000
 538 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
 539 #       define RADEON_WAIT_FOR_IDLE             0x00002600
 540 #       define RADEON_3D_DRAW_VBUF              0x00002800
 541 #       define RADEON_3D_DRAW_IMMD              0x00002900
 542 #       define RADEON_3D_DRAW_INDX              0x00002A00
 543 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
 544 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
 545 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
 546 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
 547 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
 548
 549 #define RADEON_CP_PACKET_MASK           0xC0000000
 550 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
 551 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
 552 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
 553 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
 554
 555 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
 556 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
 557
 558 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
 559 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
 560 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
 561 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
 562 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
 563 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
 564 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
 565 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
 566 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
 567 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
 568 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
 569 #define RADEON_PRIM_TYPE_MASK                   0xf
 570 #define RADEON_PRIM_WALK_IND                    (1 << 4)
 571 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
 572 #define RADEON_PRIM_WALK_RING                   (3 << 4)
 573 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
 574 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
 575 #define RADEON_MAOS_ENABLE                      (1 << 7)
 576 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
 577 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
 578 #define RADEON_NUM_VERTICES_SHIFT               16
 579
 580 #define RADEON_COLOR_FORMAT_CI8         2
 581 #define RADEON_COLOR_FORMAT_ARGB1555    3
 582 #define RADEON_COLOR_FORMAT_RGB565      4
 583 #define RADEON_COLOR_FORMAT_ARGB8888    6
 584 #define RADEON_COLOR_FORMAT_RGB332      7
 585 #define RADEON_COLOR_FORMAT_RGB8        9
 586 #define RADEON_COLOR_FORMAT_ARGB4444    15
 587
 588 #define RADEON_TXFORMAT_I8              0
 589 #define RADEON_TXFORMAT_AI88            1
 590 #define RADEON_TXFORMAT_RGB332          2
 591 #define RADEON_TXFORMAT_ARGB1555        3
 592 #define RADEON_TXFORMAT_RGB565          4
 593 #define RADEON_TXFORMAT_ARGB4444        5
 594 #define RADEON_TXFORMAT_ARGB8888        6
 595 #define RADEON_TXFORMAT_RGBA8888        7
 596 #define RADEON_TXFORMAT_Y8              8
 597 #define RADEON_TXFORMAT_VYUY422         10
 598 #define RADEON_TXFORMAT_YVYU422         11
 599 #define RADEON_TXFORMAT_DXT1            12
 600 #define RADEON_TXFORMAT_DXT23           14
 601 #define RADEON_TXFORMAT_DXT45           15
 602
 603 #define R200_PP_TXCBLEND_0                0x2f00
 604 #define R200_PP_TXCBLEND_1                0x2f10
 605 #define R200_PP_TXCBLEND_2                0x2f20
 606 #define R200_PP_TXCBLEND_3                0x2f30
 607 #define R200_PP_TXCBLEND_4                0x2f40
 608 #define R200_PP_TXCBLEND_5                0x2f50
 609 #define R200_PP_TXCBLEND_6                0x2f60
 610 #define R200_PP_TXCBLEND_7                0x2f70
 611 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
 612 #define R200_PP_TFACTOR_0                 0x2ee0
 613 #define R200_SE_VTX_FMT_0                 0x2088
 614 #define R200_SE_VAP_CNTL                  0x2080
 615 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
 616 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
 617 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
 618 #define R200_PP_TXFILTER_5                0x2ca0
 619 #define R200_PP_TXFILTER_4                0x2c80
 620 #define R200_PP_TXFILTER_3                0x2c60
 621 #define R200_PP_TXFILTER_2                0x2c40
 622 #define R200_PP_TXFILTER_1                0x2c20
 623 #define R200_PP_TXFILTER_0                0x2c00
 624 #define R200_PP_TXOFFSET_5                0x2d78
 625 #define R200_PP_TXOFFSET_4                0x2d60
 626 #define R200_PP_TXOFFSET_3                0x2d48
 627 #define R200_PP_TXOFFSET_2                0x2d30
 628 #define R200_PP_TXOFFSET_1                0x2d18
 629 #define R200_PP_TXOFFSET_0                0x2d00
 630
 631 #define R200_PP_CUBIC_FACES_0             0x2c18
 632 #define R200_PP_CUBIC_FACES_1             0x2c38
 633 #define R200_PP_CUBIC_FACES_2             0x2c58
 634 #define R200_PP_CUBIC_FACES_3             0x2c78
 635 #define R200_PP_CUBIC_FACES_4             0x2c98
 636 #define R200_PP_CUBIC_FACES_5             0x2cb8
 637 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
 638 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
 639 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
 640 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
 641 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
 642 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
 643 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
 644 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
 645 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
 646 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
 647 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
 648 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
 649 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
 650 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
 651 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
 652 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
 653 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
 654 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
 655 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
 656 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
 657 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
 658 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
 659 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
 660 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
 661 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
 662 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
 663 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
 664 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
 665 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
 666 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
 667
 668 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 669 #define R200_SE_VTE_CNTL                  0x20b0
 670 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
 671 #define R200_PP_TAM_DEBUG3                0x2d9c
 672 #define R200_PP_CNTL_X                    0x2cc4
 673 #define R200_SE_VAP_CNTL_STATUS           0x2140
 674 #define R200_RE_SCISSOR_TL_0              0x1cd8
 675 #define R200_RE_SCISSOR_TL_1              0x1ce0
 676 #define R200_RE_SCISSOR_TL_2              0x1ce8
 677 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
 678 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
 679 #define R200_SE_VTX_STATE_CNTL            0x2180
 680 #define R200_RE_POINTSIZE                 0x2648
 681 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
 682
 683 #define RADEON_PP_TEX_SIZE_0                0x1d04  /* NPOT */
 684 #define RADEON_PP_TEX_SIZE_1                0x1d0c
 685 #define RADEON_PP_TEX_SIZE_2                0x1d14
 686
 687
 688 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
 689 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
 690 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
 691 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
 692 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
 693 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
 694 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
 695 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
 696 #define R200_3D_DRAW_IMMD_2      0xC0003500
 697 #define R200_SE_VTX_FMT_1                 0x208c
 698 #define R200_RE_CNTL                      0x1c50
 699
 700 #define R200_RB3D_BLENDCOLOR              0x3218
 701
 702 /* Constants */
 703 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 704
 705 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
 706 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
 707 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
 708 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
 709 #define RADEON_LAST_DISPATCH            1
 710
 711 #define RADEON_MAX_VB_AGE               0x7fffffff
 712 #define RADEON_MAX_VB_VERTS             (0xffff)
 713
 714 #define RADEON_RING_HIGH_MARK           128
 715
 716 #define RADEON_READ(reg)        DRM_READ32(  dev_priv->mmio, (reg) )
 717 #define RADEON_WRITE(reg,val)   DRM_WRITE32( dev_priv->mmio, (reg), (val) )
 718 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
 719 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
 720
 721 #define RADEON_WRITE_PLL( addr, val )                                   \
 722 do {                                                                    \
 723         RADEON_WRITE8( RADEON_CLOCK_CNTL_INDEX,                         \
 724                        ((addr) & 0x1f) | RADEON_PLL_WR_EN );            \
 725         RADEON_WRITE( RADEON_CLOCK_CNTL_DATA, (val) );                  \
 726 } while (0)
 727
 728 extern int RADEON_READ_PLL( drm_device_t *dev, int addr );
 729
 730
 731 #define CP_PACKET0( reg, n )                                            \
 732         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
 733 #define CP_PACKET0_TABLE( reg, n )                                      \
 734         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
 735 #define CP_PACKET1( reg0, reg1 )                                        \
 736         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
 737 #define CP_PACKET2()                                                    \
 738         (RADEON_CP_PACKET2)
 739 #define CP_PACKET3( pkt, n )                                            \
 740         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
 741
 742
 743 /* ================================================================
 744  * Engine control helper macros
 745  */
 746
 747 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
 748         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 749         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
 750                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 751 } while (0)
 752
 753 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
 754         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 755         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
 756                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 757 } while (0)
 758
 759 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
 760         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 761         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
 762                    RADEON_WAIT_3D_IDLECLEAN |                           \
 763                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
 764 } while (0)
 765
 766 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
 767         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
 768         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
 769 } while (0)
 770
 771 #define RADEON_FLUSH_CACHE() do {                                       \
 772         OUT_RING( CP_PACKET0( RADEON_RB2D_DSTCACHE_CTLSTAT, 0 ) );      \
 773         OUT_RING( RADEON_RB2D_DC_FLUSH );                               \
 774 } while (0)
 775
 776 #define RADEON_PURGE_CACHE() do {                                       \
 777         OUT_RING( CP_PACKET0( RADEON_RB2D_DSTCACHE_CTLSTAT, 0 ) );      \
 778         OUT_RING( RADEON_RB2D_DC_FLUSH_ALL );                           \
 779 } while (0)
 780
 781 #define RADEON_FLUSH_ZCACHE() do {                                      \
 782         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
 783         OUT_RING( RADEON_RB3D_ZC_FLUSH );                               \
 784 } while (0)
 785
 786 #define RADEON_PURGE_ZCACHE() do {                                      \
 787         OUT_RING( CP_PACKET0( RADEON_RB3D_ZCACHE_CTLSTAT, 0 ) );        \
 788         OUT_RING( RADEON_RB3D_ZC_FLUSH_ALL );                           \
 789 } while (0)
 790
 791
 792 /* ================================================================
 793  * Misc helper macros
 794  */
 795
 796 /* Perfbox functionality only.
 797  */
 798 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
 799 do {                                                                    \
 800         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
 801                 u32 head = GET_RING_HEAD( dev_priv );                   \
 802                 if (head == dev_priv->ring.tail)                        \
 803                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
 804         }                                                               \
 805 } while (0)
 806
 807 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
 808 do {                                                                    \
 809         drm_radeon_sarea_t *sarea_priv = dev_priv->sarea_priv;          \
 810         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
 811                 int __ret = radeon_do_cp_idle( dev_priv );              \
 812                 if ( __ret ) return __ret;                              \
 813                 sarea_priv->last_dispatch = 0;                          \
 814                 radeon_freelist_reset( dev );                           \
 815         }                                                               \
 816 } while (0)
 817
 818 #define RADEON_DISPATCH_AGE( age ) do {                                 \
 819         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
 820         OUT_RING( age );                                                \
 821 } while (0)
 822
 823 #define RADEON_FRAME_AGE( age ) do {                                    \
 824         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
 825         OUT_RING( age );                                                \
 826 } while (0)
 827
 828 #define RADEON_CLEAR_AGE( age ) do {                                    \
 829         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
 830         OUT_RING( age );                                                \
 831 } while (0)
 832
 833
 834 /* ================================================================
 835  * Ring control
 836  */
 837
 838 #define RADEON_VERBOSE  0
 839
 840 #define RING_LOCALS     int write, _nr; unsigned int mask; u32 *ring;
 841
 842 #define BEGIN_RING( n ) do {                                            \
 843         if ( RADEON_VERBOSE ) {                                         \
 844                 DRM_INFO( "BEGIN_RING( %d ) in %s\n",                   \
 845                            n, __FUNCTION__ );                           \
 846         }                                                               \
 847         if ( dev_priv->ring.space <= (n) * sizeof(u32) ) {              \
 848                 COMMIT_RING();                                          \
 849                 radeon_wait_ring( dev_priv, (n) * sizeof(u32) );        \
 850         }                                                               \
 851         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
 852         ring = dev_priv->ring.start;                                    \
 853         write = dev_priv->ring.tail;                                    \
 854         mask = dev_priv->ring.tail_mask;                                \
 855 } while (0)
 856
 857 #define ADVANCE_RING() do {                                             \
 858         if ( RADEON_VERBOSE ) {                                         \
 859                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
 860                           write, dev_priv->ring.tail );                 \
 861         }                                                               \
 862         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
 863                 DRM_ERROR(                                              \
 864                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
 865                         ((dev_priv->ring.tail + _nr) & mask),           \
 866                         write, __LINE__);                                               \
 867         } else                                                          \
 868                 dev_priv->ring.tail = write;                            \
 869 } while (0)
 870
 871 #define COMMIT_RING() do {                                              \
 872         /* Flush writes to ring */                                      \
 873         DRM_MEMORYBARRIER();                                            \
 874         GET_RING_HEAD( dev_priv );                                      \
 875         RADEON_WRITE( RADEON_CP_RB_WPTR, dev_priv->ring.tail );         \
 876         /* read from PCI bus to ensure correct posting */               \
 877         RADEON_READ( RADEON_CP_RB_RPTR );                               \
 878 } while (0)
 879
 880 #define OUT_RING( x ) do {                                              \
 881         if ( RADEON_VERBOSE ) {                                         \
 882                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
 883                            (unsigned int)(x), write );                  \
 884         }                                                               \
 885         ring[write++] = (x);                                            \
 886         write &= mask;                                                  \
 887 } while (0)
 888
 889 #define OUT_RING_REG( reg, val ) do {                                   \
 890         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
 891         OUT_RING( val );                                                \
 892 } while (0)
 893
 894
 895 #define OUT_RING_USER_TABLE( tab, sz ) do {                     \
 896         int _size = (sz);                                       \
 897         int __user *_tab = (tab);                                       \
 898                                                                 \
 899         if (write + _size > mask) {                             \
 900                 int i = (mask+1) - write;                       \
 901                 if (DRM_COPY_FROM_USER_UNCHECKED( (int *)(ring+write),  \
 902                                       _tab, i*4 ))              \
 903                         return DRM_ERR(EFAULT);         \
 904                 write = 0;                                      \
 905                 _size -= i;                                     \
 906                 _tab += i;                                      \
 907         }                                                       \
 908                                                                 \
 909         if (_size && DRM_COPY_FROM_USER_UNCHECKED( (int *)(ring+write), \
 910                                        _tab, _size*4 ))         \
 911                 return DRM_ERR(EFAULT);                 \
 912                                                                 \
 913         write += _size;                                         \
 914         write &= mask;                                          \
 915 } while (0)
 916
 917
 918 #endif /* __RADEON_DRV_H__ */