drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <linux/tcp.h>
  36 #include <linux/in.h>
  37 #include <linux/delay.h>
  38 #include <linux/workqueue.h>
  39 #include <linux/if_vlan.h>
  40 #include <linux/prefetch.h>
  41 #include <linux/mii.h>
  42
  43 #include <asm/irq.h>
  44
  45 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  46 #define SKY2_VLAN_TAG_USED 1
  47 #endif
  48
  49 #include "sky2.h"
  50
  51 #define DRV_NAME                "sky2"
  52 #define DRV_VERSION             "1.10"
  53 #define PFX                     DRV_NAME " "
  54
  55 /*
  56  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  57  * that are organized into three (receive, transmit, status) different rings
  58  * similar to Tigon3.
  59  */
  60
  61 #define RX_LE_SIZE              1024
  62 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  63 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  64 #define RX_DEF_PENDING          RX_MAX_PENDING
  65 #define RX_SKB_ALIGN            8
  66 #define RX_BUF_WRITE            16
  67
  68 #define TX_RING_SIZE            512
  69 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  70 #define TX_MIN_PENDING          64
  71 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  72
  73 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  74 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  80
  81 static const u32 default_msg =
  82     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  83     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  84     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  85
  86 static int debug = -1;          /* defaults above */
  87 module_param(debug, int, 0);
  88 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  89
  90 static int copybreak __read_mostly = 128;
  91 module_param(copybreak, int, 0);
  92 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  93
  94 static int disable_msi = 0;
  95 module_param(disable_msi, int, 0);
  96 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  97
  98 static int idle_timeout = 0;
  99 module_param(idle_timeout, int, 0);
 100 MODULE_PARM_DESC(idle_timeout, "Watchdog timer for lost interrupts (ms)");
 101
 102 static const struct pci_device_id sky2_id_table[] = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 129         { 0 }
 130 };
 131
 132 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 133
 134 /* Avoid conditionals by using array */
 135 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 136 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 137 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 138
 139 /* This driver supports yukon2 chipset only */
 140 static const char *yukon2_name[] = {
 141         "XL",           /* 0xb3 */
 142         "EC Ultra",     /* 0xb4 */
 143         "UNKNOWN",      /* 0xb5 */
 144         "EC",           /* 0xb6 */
 145         "FE",           /* 0xb7 */
 146 };
 147
 148 /* Access to external PHY */
 149 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 150 {
 151         int i;
 152
 153         gma_write16(hw, port, GM_SMI_DATA, val);
 154         gma_write16(hw, port, GM_SMI_CTRL,
 155                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 156
 157         for (i = 0; i < PHY_RETRIES; i++) {
 158                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 159                         return 0;
 160                 udelay(1);
 161         }
 162
 163         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 164         return -ETIMEDOUT;
 165 }
 166
 167 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 168 {
 169         int i;
 170
 171         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 172                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 173
 174         for (i = 0; i < PHY_RETRIES; i++) {
 175                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 176                         *val = gma_read16(hw, port, GM_SMI_DATA);
 177                         return 0;
 178                 }
 179
 180                 udelay(1);
 181         }
 182
 183         return -ETIMEDOUT;
 184 }
 185
 186 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 187 {
 188         u16 v;
 189
 190         if (__gm_phy_read(hw, port, reg, &v) != 0)
 191                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 192         return v;
 193 }
 194
 195 static void sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 196 {
 197         u16 power_control;
 198         int vaux;
 199
 200         pr_debug("sky2_set_power_state %d\n", state);
 201         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 202
 203         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 204         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 205                 (power_control & PCI_PM_CAP_PME_D3cold);
 206
 207         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 208
 209         power_control |= PCI_PM_CTRL_PME_STATUS;
 210         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 211
 212         switch (state) {
 213         case PCI_D0:
 214                 /* switch power to VCC (WA for VAUX problem) */
 215                 sky2_write8(hw, B0_POWER_CTRL,
 216                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 217
 218                 /* disable Core Clock Division, */
 219                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 220
 221                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 222                         /* enable bits are inverted */
 223                         sky2_write8(hw, B2_Y2_CLK_GATE,
 224                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 225                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 226                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 227                 else
 228                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 229
 230                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 231                         u32 reg1;
 232
 233                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 234                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 235                         reg1 &= P_ASPM_CONTROL_MSK;
 236                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 237                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 238                 }
 239
 240                 break;
 241
 242         case PCI_D3hot:
 243         case PCI_D3cold:
 244                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 245                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 246                 else
 247                         /* enable bits are inverted */
 248                         sky2_write8(hw, B2_Y2_CLK_GATE,
 249                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 250                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 251                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 252
 253                 /* switch power to VAUX */
 254                 if (vaux && state != PCI_D3cold)
 255                         sky2_write8(hw, B0_POWER_CTRL,
 256                                     (PC_VAUX_ENA | PC_VCC_ENA |
 257                                      PC_VAUX_ON | PC_VCC_OFF));
 258                 break;
 259         default:
 260                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 261         }
 262
 263         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 264         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 265 }
 266
 267 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 268 {
 269         u16 reg;
 270
 271         /* disable all GMAC IRQ's */
 272         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 273         /* disable PHY IRQs */
 274         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 275
 276         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 277         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 278         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 279         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 280
 281         reg = gma_read16(hw, port, GM_RX_CTRL);
 282         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 283         gma_write16(hw, port, GM_RX_CTRL, reg);
 284 }
 285
 286 /* flow control to advertise bits */
 287 static const u16 copper_fc_adv[] = {
 288         [FC_NONE]       = 0,
 289         [FC_TX]         = PHY_M_AN_ASP,
 290         [FC_RX]         = PHY_M_AN_PC,
 291         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 292 };
 293
 294 /* flow control to advertise bits when using 1000BaseX */
 295 static const u16 fiber_fc_adv[] = {
 296         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 297         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 298         [FC_RX]   = PHY_M_P_SYM_MD_X,
 299         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 300 };
 301
 302 /* flow control to GMA disable bits */
 303 static const u16 gm_fc_disable[] = {
 304         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 305         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 306         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 307         [FC_BOTH] = 0,
 308 };
 309
 310
 311 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 312 {
 313         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 314         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 315
 316         if (sky2->autoneg == AUTONEG_ENABLE &&
 317             !(hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 318                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 319
 320                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 321                            PHY_M_EC_MAC_S_MSK);
 322                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 323
 324                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 325                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 326                 else
 327                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 328
 329                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 330         }
 331
 332         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 333         if (sky2_is_copper(hw)) {
 334                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 335                         /* enable automatic crossover */
 336                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 337                 } else {
 338                         /* disable energy detect */
 339                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 340
 341                         /* enable automatic crossover */
 342                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 343
 344                         if (sky2->autoneg == AUTONEG_ENABLE &&
 345                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 346                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 347                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 348                         }
 349                 }
 350         } else {
 351                 /* workaround for deviation #4.88 (CRC errors) */
 352                 /* disable Automatic Crossover */
 353
 354                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 355         }
 356
 357         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 358
 359         /* special setup for PHY 88E1112 Fiber */
 360         if (hw->chip_id == CHIP_ID_YUKON_XL && !sky2_is_copper(hw)) {
 361                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 362
 363                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 364                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 365                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 366                 ctrl &= ~PHY_M_MAC_MD_MSK;
 367                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 368                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 369
 370                 if (hw->pmd_type  == 'P') {
 371                         /* select page 1 to access Fiber registers */
 372                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 373
 374                         /* for SFP-module set SIGDET polarity to low */
 375                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 376                         ctrl |= PHY_M_FIB_SIGD_POL;
 377                         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 378                 }
 379
 380                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 381         }
 382
 383         ctrl = PHY_CT_RESET;
 384         ct1000 = 0;
 385         adv = PHY_AN_CSMA;
 386         reg = 0;
 387
 388         if (sky2->autoneg == AUTONEG_ENABLE) {
 389                 if (sky2_is_copper(hw)) {
 390                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 391                                 ct1000 |= PHY_M_1000C_AFD;
 392                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 393                                 ct1000 |= PHY_M_1000C_AHD;
 394                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 395                                 adv |= PHY_M_AN_100_FD;
 396                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 397                                 adv |= PHY_M_AN_100_HD;
 398                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 399                                 adv |= PHY_M_AN_10_FD;
 400                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 401                                 adv |= PHY_M_AN_10_HD;
 402
 403                         adv |= copper_fc_adv[sky2->flow_mode];
 404                 } else {        /* special defines for FIBER (88E1040S only) */
 405                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 406                                 adv |= PHY_M_AN_1000X_AFD;
 407                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 408                                 adv |= PHY_M_AN_1000X_AHD;
 409
 410                         adv |= fiber_fc_adv[sky2->flow_mode];
 411                 }
 412
 413                 /* Restart Auto-negotiation */
 414                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 415         } else {
 416                 /* forced speed/duplex settings */
 417                 ct1000 = PHY_M_1000C_MSE;
 418
 419                 /* Disable auto update for duplex flow control and speed */
 420                 reg |= GM_GPCR_AU_ALL_DIS;
 421
 422                 switch (sky2->speed) {
 423                 case SPEED_1000:
 424                         ctrl |= PHY_CT_SP1000;
 425                         reg |= GM_GPCR_SPEED_1000;
 426                         break;
 427                 case SPEED_100:
 428                         ctrl |= PHY_CT_SP100;
 429                         reg |= GM_GPCR_SPEED_100;
 430                         break;
 431                 }
 432
 433                 if (sky2->duplex == DUPLEX_FULL) {
 434                         reg |= GM_GPCR_DUP_FULL;
 435                         ctrl |= PHY_CT_DUP_MD;
 436                 } else if (sky2->speed < SPEED_1000)
 437                         sky2->flow_mode = FC_NONE;
 438
 439
 440                 reg |= gm_fc_disable[sky2->flow_mode];
 441
 442                 /* Forward pause packets to GMAC? */
 443                 if (sky2->flow_mode & FC_RX)
 444                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 445                 else
 446                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 447         }
 448
 449         gma_write16(hw, port, GM_GP_CTRL, reg);
 450
 451         if (hw->chip_id != CHIP_ID_YUKON_FE)
 452                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 453
 454         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 455         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 456
 457         /* Setup Phy LED's */
 458         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 459         ledover = 0;
 460
 461         switch (hw->chip_id) {
 462         case CHIP_ID_YUKON_FE:
 463                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 464                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 465
 466                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 467
 468                 /* delete ACT LED control bits */
 469                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 470                 /* change ACT LED control to blink mode */
 471                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 472                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 473                 break;
 474
 475         case CHIP_ID_YUKON_XL:
 476                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 477
 478                 /* select page 3 to access LED control register */
 479                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 480
 481                 /* set LED Function Control register */
 482                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 483                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 484                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 485                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 486                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 487
 488                 /* set Polarity Control register */
 489                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 490                              (PHY_M_POLC_LS1_P_MIX(4) |
 491                               PHY_M_POLC_IS0_P_MIX(4) |
 492                               PHY_M_POLC_LOS_CTRL(2) |
 493                               PHY_M_POLC_INIT_CTRL(2) |
 494                               PHY_M_POLC_STA1_CTRL(2) |
 495                               PHY_M_POLC_STA0_CTRL(2)));
 496
 497                 /* restore page register */
 498                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 499                 break;
 500         case CHIP_ID_YUKON_EC_U:
 501                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 502
 503                 /* select page 3 to access LED control register */
 504                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 505
 506                 /* set LED Function Control register */
 507                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 508                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 509                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 510                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 511                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 512
 513                 /* set Blink Rate in LED Timer Control Register */
 514                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 515                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 516                 /* restore page register */
 517                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 518                 break;
 519
 520         default:
 521                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 522                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 523                 /* turn off the Rx LED (LED_RX) */
 524                 ledover &= ~PHY_M_LED_MO_RX;
 525         }
 526
 527         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 528             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
 529                 /* apply fixes in PHY AFE */
 530                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 531
 532                 /* increase differential signal amplitude in 10BASE-T */
 533                 gm_phy_write(hw, port, 0x18, 0xaa99);
 534                 gm_phy_write(hw, port, 0x17, 0x2011);
 535
 536                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 537                 gm_phy_write(hw, port, 0x18, 0xa204);
 538                 gm_phy_write(hw, port, 0x17, 0x2002);
 539
 540                 /* set page register to 0 */
 541                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 542         } else {
 543                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 544
 545                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 546                         /* turn on 100 Mbps LED (LED_LINK100) */
 547                         ledover |= PHY_M_LED_MO_100;
 548                 }
 549
 550                 if (ledover)
 551                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 552
 553         }
 554
 555         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 556         if (sky2->autoneg == AUTONEG_ENABLE)
 557                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 558         else
 559                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 560 }
 561
 562 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
 563 {
 564         u32 reg1;
 565         static const u32 phy_power[]
 566                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 567
 568         /* looks like this XL is back asswards .. */
 569         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 570                 onoff = !onoff;
 571
 572         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 573         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 574         if (onoff)
 575                 /* Turn off phy power saving */
 576                 reg1 &= ~phy_power[port];
 577         else
 578                 reg1 |= phy_power[port];
 579
 580         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 581         sky2_pci_read32(hw, PCI_DEV_REG1);
 582         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 583         udelay(100);
 584 }
 585
 586 /* Force a renegotiation */
 587 static void sky2_phy_reinit(struct sky2_port *sky2)
 588 {
 589         spin_lock_bh(&sky2->phy_lock);
 590         sky2_phy_init(sky2->hw, sky2->port);
 591         spin_unlock_bh(&sky2->phy_lock);
 592 }
 593
 594 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 595 {
 596         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 597         u16 reg;
 598         int i;
 599         const u8 *addr = hw->dev[port]->dev_addr;
 600
 601         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 602         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 603
 604         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 605
 606         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 607                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 608                 /* clear GMAC 1 Control reset */
 609                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 610                 do {
 611                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 612                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 613                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 614                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 615                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 616         }
 617
 618         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 619
 620         /* Enable Transmit FIFO Underrun */
 621         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 622
 623         spin_lock_bh(&sky2->phy_lock);
 624         sky2_phy_init(hw, port);
 625         spin_unlock_bh(&sky2->phy_lock);
 626
 627         /* MIB clear */
 628         reg = gma_read16(hw, port, GM_PHY_ADDR);
 629         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 630
 631         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 632                 gma_read16(hw, port, i);
 633         gma_write16(hw, port, GM_PHY_ADDR, reg);
 634
 635         /* transmit control */
 636         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 637
 638         /* receive control reg: unicast + multicast + no FCS  */
 639         gma_write16(hw, port, GM_RX_CTRL,
 640                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 641
 642         /* transmit flow control */
 643         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 644
 645         /* transmit parameter */
 646         gma_write16(hw, port, GM_TX_PARAM,
 647                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 648                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 649                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 650                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 651
 652         /* serial mode register */
 653         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 654                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 655
 656         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 657                 reg |= GM_SMOD_JUMBO_ENA;
 658
 659         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 660
 661         /* virtual address for data */
 662         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 663
 664         /* physical address: used for pause frames */
 665         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 666
 667         /* ignore counter overflows */
 668         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 669         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 670         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 671
 672         /* Configure Rx MAC FIFO */
 673         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 674         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 675                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 676
 677         /* Flush Rx MAC FIFO on any flow control or error */
 678         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 679
 680         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 681         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
 682
 683         /* Configure Tx MAC FIFO */
 684         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 685         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 686
 687         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 688                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 689                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 690                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 691                         /* set Tx GMAC FIFO Almost Empty Threshold */
 692                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 693                         /* Disable Store & Forward mode for TX */
 694                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 695                 }
 696         }
 697
 698 }
 699
 700 /* Assign Ram Buffer allocation to queue */
 701 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 702 {
 703         u32 end;
 704
 705         /* convert from K bytes to qwords used for hw register */
 706         start *= 1024/8;
 707         space *= 1024/8;
 708         end = start + space - 1;
 709
 710         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 711         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 712         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 713         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 714         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 715
 716         if (q == Q_R1 || q == Q_R2) {
 717                 u32 tp = space - space/4;
 718
 719                 /* On receive queue's set the thresholds
 720                  * give receiver priority when > 3/4 full
 721                  * send pause when down to 2K
 722                  */
 723                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 724                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 725
 726                 tp = space - 2048/8;
 727                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 728                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 729         } else {
 730                 /* Enable store & forward on Tx queue's because
 731                  * Tx FIFO is only 1K on Yukon
 732                  */
 733                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 734         }
 735
 736         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 737         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 738 }
 739
 740 /* Setup Bus Memory Interface */
 741 static void sky2_qset(struct sky2_hw *hw, u16 q)
 742 {
 743         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 744         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 745         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 746         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 747 }
 748
 749 /* Setup prefetch unit registers. This is the interface between
 750  * hardware and driver list elements
 751  */
 752 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 753                                       u64 addr, u32 last)
 754 {
 755         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 756         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 757         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 758         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 759         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 760         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 761
 762         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 763 }
 764
 765 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 766 {
 767         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 768
 769         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 770         le->ctrl = 0;
 771         return le;
 772 }
 773
 774 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
 775                                             struct sky2_tx_le *le)
 776 {
 777         return sky2->tx_ring + (le - sky2->tx_le);
 778 }
 779
 780 /* Update chip's next pointer */
 781 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 782 {
 783         q = Y2_QADDR(q, PREF_UNIT_PUT_IDX);
 784         wmb();
 785         sky2_write16(hw, q, idx);
 786         sky2_read16(hw, q);
 787 }
 788
 789
 790 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 791 {
 792         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 793         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 794         le->ctrl = 0;
 795         return le;
 796 }
 797
 798 /* Return high part of DMA address (could be 32 or 64 bit) */
 799 static inline u32 high32(dma_addr_t a)
 800 {
 801         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 802 }
 803
 804 /* Build description to hardware for one receive segment */
 805 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
 806                         dma_addr_t map, unsigned len)
 807 {
 808         struct sky2_rx_le *le;
 809         u32 hi = high32(map);
 810
 811         if (sky2->rx_addr64 != hi) {
 812                 le = sky2_next_rx(sky2);
 813                 le->addr = cpu_to_le32(hi);
 814                 le->opcode = OP_ADDR64 | HW_OWNER;
 815                 sky2->rx_addr64 = high32(map + len);
 816         }
 817
 818         le = sky2_next_rx(sky2);
 819         le->addr = cpu_to_le32((u32) map);
 820         le->length = cpu_to_le16(len);
 821         le->opcode = op | HW_OWNER;
 822 }
 823
 824 /* Build description to hardware for one possibly fragmented skb */
 825 static void sky2_rx_submit(struct sky2_port *sky2,
 826                            const struct rx_ring_info *re)
 827 {
 828         int i;
 829
 830         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
 831
 832         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
 833                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
 834 }
 835
 836
 837 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
 838                             unsigned size)
 839 {
 840         struct sk_buff *skb = re->skb;
 841         int i;
 842
 843         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
 844         pci_unmap_len_set(re, data_size, size);
 845
 846         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 847                 re->frag_addr[i] = pci_map_page(pdev,
 848                                                 skb_shinfo(skb)->frags[i].page,
 849                                                 skb_shinfo(skb)->frags[i].page_offset,
 850                                                 skb_shinfo(skb)->frags[i].size,
 851                                                 PCI_DMA_FROMDEVICE);
 852 }
 853
 854 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
 855 {
 856         struct sk_buff *skb = re->skb;
 857         int i;
 858
 859         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
 860                          PCI_DMA_FROMDEVICE);
 861
 862         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 863                 pci_unmap_page(pdev, re->frag_addr[i],
 864                                skb_shinfo(skb)->frags[i].size,
 865                                PCI_DMA_FROMDEVICE);
 866 }
 867
 868 /* Tell chip where to start receive checksum.
 869  * Actually has two checksums, but set both same to avoid possible byte
 870  * order problems.
 871  */
 872 static void rx_set_checksum(struct sky2_port *sky2)
 873 {
 874         struct sky2_rx_le *le;
 875
 876         le = sky2_next_rx(sky2);
 877         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
 878         le->ctrl = 0;
 879         le->opcode = OP_TCPSTART | HW_OWNER;
 880
 881         sky2_write32(sky2->hw,
 882                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 883                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 884
 885 }
 886
 887 /*
 888  * The RX Stop command will not work for Yukon-2 if the BMU does not
 889  * reach the end of packet and since we can't make sure that we have
 890  * incoming data, we must reset the BMU while it is not doing a DMA
 891  * transfer. Since it is possible that the RX path is still active,
 892  * the RX RAM buffer will be stopped first, so any possible incoming
 893  * data will not trigger a DMA. After the RAM buffer is stopped, the
 894  * BMU is polled until any DMA in progress is ended and only then it
 895  * will be reset.
 896  */
 897 static void sky2_rx_stop(struct sky2_port *sky2)
 898 {
 899         struct sky2_hw *hw = sky2->hw;
 900         unsigned rxq = rxqaddr[sky2->port];
 901         int i;
 902
 903         /* disable the RAM Buffer receive queue */
 904         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 905
 906         for (i = 0; i < 0xffff; i++)
 907                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 908                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 909                         goto stopped;
 910
 911         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 912                sky2->netdev->name);
 913 stopped:
 914         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 915
 916         /* reset the Rx prefetch unit */
 917         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 918 }
 919
 920 /* Clean out receive buffer area, assumes receiver hardware stopped */
 921 static void sky2_rx_clean(struct sky2_port *sky2)
 922 {
 923         unsigned i;
 924
 925         memset(sky2->rx_le, 0, RX_LE_BYTES);
 926         for (i = 0; i < sky2->rx_pending; i++) {
 927                 struct rx_ring_info *re = sky2->rx_ring + i;
 928
 929                 if (re->skb) {
 930                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
 931                         kfree_skb(re->skb);
 932                         re->skb = NULL;
 933                 }
 934         }
 935 }
 936
 937 /* Basic MII support */
 938 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 939 {
 940         struct mii_ioctl_data *data = if_mii(ifr);
 941         struct sky2_port *sky2 = netdev_priv(dev);
 942         struct sky2_hw *hw = sky2->hw;
 943         int err = -EOPNOTSUPP;
 944
 945         if (!netif_running(dev))
 946                 return -ENODEV; /* Phy still in reset */
 947
 948         switch (cmd) {
 949         case SIOCGMIIPHY:
 950                 data->phy_id = PHY_ADDR_MARV;
 951
 952                 /* fallthru */
 953         case SIOCGMIIREG: {
 954                 u16 val = 0;
 955
 956                 spin_lock_bh(&sky2->phy_lock);
 957                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 958                 spin_unlock_bh(&sky2->phy_lock);
 959
 960                 data->val_out = val;
 961                 break;
 962         }
 963
 964         case SIOCSMIIREG:
 965                 if (!capable(CAP_NET_ADMIN))
 966                         return -EPERM;
 967
 968                 spin_lock_bh(&sky2->phy_lock);
 969                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 970                                    data->val_in);
 971                 spin_unlock_bh(&sky2->phy_lock);
 972                 break;
 973         }
 974         return err;
 975 }
 976
 977 #ifdef SKY2_VLAN_TAG_USED
 978 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 979 {
 980         struct sky2_port *sky2 = netdev_priv(dev);
 981         struct sky2_hw *hw = sky2->hw;
 982         u16 port = sky2->port;
 983
 984         netif_tx_lock_bh(dev);
 985
 986         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 987         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 988         sky2->vlgrp = grp;
 989
 990         netif_tx_unlock_bh(dev);
 991 }
 992
 993 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 994 {
 995         struct sky2_port *sky2 = netdev_priv(dev);
 996         struct sky2_hw *hw = sky2->hw;
 997         u16 port = sky2->port;
 998
 999         netif_tx_lock_bh(dev);
1000
1001         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
1002         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
1003         if (sky2->vlgrp)
1004                 sky2->vlgrp->vlan_devices[vid] = NULL;
1005
1006         netif_tx_unlock_bh(dev);
1007 }
1008 #endif
1009
1010 /*
1011  * Allocate an skb for receiving. If the MTU is large enough
1012  * make the skb non-linear with a fragment list of pages.
1013  *
1014  * It appears the hardware has a bug in the FIFO logic that
1015  * cause it to hang if the FIFO gets overrun and the receive buffer
1016  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1017  * aligned except if slab debugging is enabled.
1018  */
1019 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1020 {
1021         struct sk_buff *skb;
1022         unsigned long p;
1023         int i;
1024
1025         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1026         if (!skb)
1027                 goto nomem;
1028
1029         p = (unsigned long) skb->data;
1030         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1031
1032         for (i = 0; i < sky2->rx_nfrags; i++) {
1033                 struct page *page = alloc_page(GFP_ATOMIC);
1034
1035                 if (!page)
1036                         goto free_partial;
1037                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1038         }
1039
1040         return skb;
1041 free_partial:
1042         kfree_skb(skb);
1043 nomem:
1044         return NULL;
1045 }
1046
1047 /*
1048  * Allocate and setup receiver buffer pool.
1049  * Normal case this ends up creating one list element for skb
1050  * in the receive ring. Worst case if using large MTU and each
1051  * allocation falls on a different 64 bit region, that results
1052  * in 6 list elements per ring entry.
1053  * One element is used for checksum enable/disable, and one
1054  * extra to avoid wrap.
1055  */
1056 static int sky2_rx_start(struct sky2_port *sky2)
1057 {
1058         struct sky2_hw *hw = sky2->hw;
1059         struct rx_ring_info *re;
1060         unsigned rxq = rxqaddr[sky2->port];
1061         unsigned i, size, space, thresh;
1062
1063         sky2->rx_put = sky2->rx_next = 0;
1064         sky2_qset(hw, rxq);
1065
1066         /* On PCI express lowering the watermark gives better performance */
1067         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1068                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1069
1070         /* These chips have no ram buffer?
1071          * MAC Rx RAM Read is controlled by hardware */
1072         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1073             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1074              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1075                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
1076
1077         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1078
1079         rx_set_checksum(sky2);
1080
1081         /* Space needed for frame data + headers rounded up */
1082         size = ALIGN(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8)
1083                 + 8;
1084
1085         /* Stopping point for hardware truncation */
1086         thresh = (size - 8) / sizeof(u32);
1087
1088         /* Account for overhead of skb - to avoid order > 0 allocation */
1089         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1090                 + sizeof(struct skb_shared_info);
1091
1092         sky2->rx_nfrags = space >> PAGE_SHIFT;
1093         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1094
1095         if (sky2->rx_nfrags != 0) {
1096                 /* Compute residue after pages */
1097                 space = sky2->rx_nfrags << PAGE_SHIFT;
1098
1099                 if (space < size)
1100                         size -= space;
1101                 else
1102                         size = 0;
1103
1104                 /* Optimize to handle small packets and headers */
1105                 if (size < copybreak)
1106                         size = copybreak;
1107                 if (size < ETH_HLEN)
1108                         size = ETH_HLEN;
1109         }
1110         sky2->rx_data_size = size;
1111
1112         /* Fill Rx ring */
1113         for (i = 0; i < sky2->rx_pending; i++) {
1114                 re = sky2->rx_ring + i;
1115
1116                 re->skb = sky2_rx_alloc(sky2);
1117                 if (!re->skb)
1118                         goto nomem;
1119
1120                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1121                 sky2_rx_submit(sky2, re);
1122         }
1123
1124         /*
1125          * The receiver hangs if it receives frames larger than the
1126          * packet buffer. As a workaround, truncate oversize frames, but
1127          * the register is limited to 9 bits, so if you do frames > 2052
1128          * you better get the MTU right!
1129          */
1130         if (thresh > 0x1ff)
1131                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1132         else {
1133                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1134                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1135         }
1136
1137         /* Tell chip about available buffers */
1138         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1139         return 0;
1140 nomem:
1141         sky2_rx_clean(sky2);
1142         return -ENOMEM;
1143 }
1144
1145 /* Bring up network interface. */
1146 static int sky2_up(struct net_device *dev)
1147 {
1148         struct sky2_port *sky2 = netdev_priv(dev);
1149         struct sky2_hw *hw = sky2->hw;
1150         unsigned port = sky2->port;
1151         u32 ramsize, imask;
1152         int cap, err = -ENOMEM;
1153         struct net_device *otherdev = hw->dev[sky2->port^1];
1154
1155         /*
1156          * On dual port PCI-X card, there is an problem where status
1157          * can be received out of order due to split transactions
1158          */
1159         if (otherdev && netif_running(otherdev) &&
1160             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1161                 struct sky2_port *osky2 = netdev_priv(otherdev);
1162                 u16 cmd;
1163
1164                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1165                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1166                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1167
1168                 sky2->rx_csum = 0;
1169                 osky2->rx_csum = 0;
1170         }
1171
1172         if (netif_msg_ifup(sky2))
1173                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1174
1175         /* must be power of 2 */
1176         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1177                                            TX_RING_SIZE *
1178                                            sizeof(struct sky2_tx_le),
1179                                            &sky2->tx_le_map);
1180         if (!sky2->tx_le)
1181                 goto err_out;
1182
1183         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1184                                 GFP_KERNEL);
1185         if (!sky2->tx_ring)
1186                 goto err_out;
1187         sky2->tx_prod = sky2->tx_cons = 0;
1188
1189         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1190                                            &sky2->rx_le_map);
1191         if (!sky2->rx_le)
1192                 goto err_out;
1193         memset(sky2->rx_le, 0, RX_LE_BYTES);
1194
1195         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1196                                 GFP_KERNEL);
1197         if (!sky2->rx_ring)
1198                 goto err_out;
1199
1200         sky2_phy_power(hw, port, 1);
1201
1202         sky2_mac_init(hw, port);
1203
1204         /* Register is number of 4K blocks on internal RAM buffer. */
1205         ramsize = sky2_read8(hw, B2_E_0) * 4;
1206         printk(KERN_INFO PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1207
1208         if (ramsize > 0) {
1209                 u32 rxspace;
1210
1211                 if (ramsize < 16)
1212                         rxspace = ramsize / 2;
1213                 else
1214                         rxspace = 8 + (2*(ramsize - 16))/3;
1215
1216                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1217                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1218
1219                 /* Make sure SyncQ is disabled */
1220                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1221                             RB_RST_SET);
1222         }
1223
1224         sky2_qset(hw, txqaddr[port]);
1225
1226         /* Set almost empty threshold */
1227         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1228             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1229                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1230
1231         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1232                            TX_RING_SIZE - 1);
1233
1234         err = sky2_rx_start(sky2);
1235         if (err)
1236                 goto err_out;
1237
1238         /* Enable interrupts from phy/mac for port */
1239         imask = sky2_read32(hw, B0_IMSK);
1240         imask |= portirq_msk[port];
1241         sky2_write32(hw, B0_IMSK, imask);
1242
1243         return 0;
1244
1245 err_out:
1246         if (sky2->rx_le) {
1247                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1248                                     sky2->rx_le, sky2->rx_le_map);
1249                 sky2->rx_le = NULL;
1250         }
1251         if (sky2->tx_le) {
1252                 pci_free_consistent(hw->pdev,
1253                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1254                                     sky2->tx_le, sky2->tx_le_map);
1255                 sky2->tx_le = NULL;
1256         }
1257         kfree(sky2->tx_ring);
1258         kfree(sky2->rx_ring);
1259
1260         sky2->tx_ring = NULL;
1261         sky2->rx_ring = NULL;
1262         return err;
1263 }
1264
1265 /* Modular subtraction in ring */
1266 static inline int tx_dist(unsigned tail, unsigned head)
1267 {
1268         return (head - tail) & (TX_RING_SIZE - 1);
1269 }
1270
1271 /* Number of list elements available for next tx */
1272 static inline int tx_avail(const struct sky2_port *sky2)
1273 {
1274         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1275 }
1276
1277 /* Estimate of number of transmit list elements required */
1278 static unsigned tx_le_req(const struct sk_buff *skb)
1279 {
1280         unsigned count;
1281
1282         count = sizeof(dma_addr_t) / sizeof(u32);
1283         count += skb_shinfo(skb)->nr_frags * count;
1284
1285         if (skb_is_gso(skb))
1286                 ++count;
1287
1288         if (skb->ip_summed == CHECKSUM_PARTIAL)
1289                 ++count;
1290
1291         return count;
1292 }
1293
1294 /*
1295  * Put one packet in ring for transmit.
1296  * A single packet can generate multiple list elements, and
1297  * the number of ring elements will probably be less than the number
1298  * of list elements used.
1299  */
1300 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1301 {
1302         struct sky2_port *sky2 = netdev_priv(dev);
1303         struct sky2_hw *hw = sky2->hw;
1304         struct sky2_tx_le *le = NULL;
1305         struct tx_ring_info *re;
1306         unsigned i, len;
1307         dma_addr_t mapping;
1308         u32 addr64;
1309         u16 mss;
1310         u8 ctrl;
1311
1312         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1313                 return NETDEV_TX_BUSY;
1314
1315         if (unlikely(netif_msg_tx_queued(sky2)))
1316                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1317                        dev->name, sky2->tx_prod, skb->len);
1318
1319         len = skb_headlen(skb);
1320         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1321         addr64 = high32(mapping);
1322
1323         /* Send high bits if changed or crosses boundary */
1324         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1325                 le = get_tx_le(sky2);
1326                 le->addr = cpu_to_le32(addr64);
1327                 le->opcode = OP_ADDR64 | HW_OWNER;
1328                 sky2->tx_addr64 = high32(mapping + len);
1329         }
1330
1331         /* Check for TCP Segmentation Offload */
1332         mss = skb_shinfo(skb)->gso_size;
1333         if (mss != 0) {
1334                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1335                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1336                 mss += ETH_HLEN;
1337
1338                 if (mss != sky2->tx_last_mss) {
1339                         le = get_tx_le(sky2);
1340                         le->addr = cpu_to_le32(mss);
1341                         le->opcode = OP_LRGLEN | HW_OWNER;
1342                         sky2->tx_last_mss = mss;
1343                 }
1344         }
1345
1346         ctrl = 0;
1347 #ifdef SKY2_VLAN_TAG_USED
1348         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1349         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1350                 if (!le) {
1351                         le = get_tx_le(sky2);
1352                         le->addr = 0;
1353                         le->opcode = OP_VLAN|HW_OWNER;
1354                 } else
1355                         le->opcode |= OP_VLAN;
1356                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1357                 ctrl |= INS_VLAN;
1358         }
1359 #endif
1360
1361         /* Handle TCP checksum offload */
1362         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1363                 unsigned offset = skb->h.raw - skb->data;
1364                 u32 tcpsum;
1365
1366                 tcpsum = offset << 16;          /* sum start */
1367                 tcpsum |= offset + skb->csum_offset;    /* sum write */
1368
1369                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1370                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1371                         ctrl |= UDPTCP;
1372
1373                 if (tcpsum != sky2->tx_tcpsum) {
1374                         sky2->tx_tcpsum = tcpsum;
1375
1376                         le = get_tx_le(sky2);
1377                         le->addr = cpu_to_le32(tcpsum);
1378                         le->length = 0; /* initial checksum value */
1379                         le->ctrl = 1;   /* one packet */
1380                         le->opcode = OP_TCPLISW | HW_OWNER;
1381                 }
1382         }
1383
1384         le = get_tx_le(sky2);
1385         le->addr = cpu_to_le32((u32) mapping);
1386         le->length = cpu_to_le16(len);
1387         le->ctrl = ctrl;
1388         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1389
1390         re = tx_le_re(sky2, le);
1391         re->skb = skb;
1392         pci_unmap_addr_set(re, mapaddr, mapping);
1393         pci_unmap_len_set(re, maplen, len);
1394
1395         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1396                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1397
1398                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1399                                        frag->size, PCI_DMA_TODEVICE);
1400                 addr64 = high32(mapping);
1401                 if (addr64 != sky2->tx_addr64) {
1402                         le = get_tx_le(sky2);
1403                         le->addr = cpu_to_le32(addr64);
1404                         le->ctrl = 0;
1405                         le->opcode = OP_ADDR64 | HW_OWNER;
1406                         sky2->tx_addr64 = addr64;
1407                 }
1408
1409                 le = get_tx_le(sky2);
1410                 le->addr = cpu_to_le32((u32) mapping);
1411                 le->length = cpu_to_le16(frag->size);
1412                 le->ctrl = ctrl;
1413                 le->opcode = OP_BUFFER | HW_OWNER;
1414
1415                 re = tx_le_re(sky2, le);
1416                 re->skb = skb;
1417                 pci_unmap_addr_set(re, mapaddr, mapping);
1418                 pci_unmap_len_set(re, maplen, frag->size);
1419         }
1420
1421         le->ctrl |= EOP;
1422
1423         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1424                 netif_stop_queue(dev);
1425
1426         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1427
1428         dev->trans_start = jiffies;
1429         return NETDEV_TX_OK;
1430 }
1431
1432 /*
1433  * Free ring elements from starting at tx_cons until "done"
1434  *
1435  * NB: the hardware will tell us about partial completion of multi-part
1436  *     buffers so make sure not to free skb to early.
1437  */
1438 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1439 {
1440         struct net_device *dev = sky2->netdev;
1441         struct pci_dev *pdev = sky2->hw->pdev;
1442         unsigned idx;
1443
1444         BUG_ON(done >= TX_RING_SIZE);
1445
1446         for (idx = sky2->tx_cons; idx != done;
1447              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1448                 struct sky2_tx_le *le = sky2->tx_le + idx;
1449                 struct tx_ring_info *re = sky2->tx_ring + idx;
1450
1451                 switch(le->opcode & ~HW_OWNER) {
1452                 case OP_LARGESEND:
1453                 case OP_PACKET:
1454                         pci_unmap_single(pdev,
1455                                          pci_unmap_addr(re, mapaddr),
1456                                          pci_unmap_len(re, maplen),
1457                                          PCI_DMA_TODEVICE);
1458                         break;
1459                 case OP_BUFFER:
1460                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1461                                        pci_unmap_len(re, maplen),
1462                                        PCI_DMA_TODEVICE);
1463                         break;
1464                 }
1465
1466                 if (le->ctrl & EOP) {
1467                         if (unlikely(netif_msg_tx_done(sky2)))
1468                                 printk(KERN_DEBUG "%s: tx done %u\n",
1469                                        dev->name, idx);
1470                         dev_kfree_skb_any(re->skb);
1471                 }
1472
1473                 le->opcode = 0; /* paranoia */
1474         }
1475
1476         sky2->tx_cons = idx;
1477         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1478                 netif_wake_queue(dev);
1479 }
1480
1481 /* Cleanup all untransmitted buffers, assume transmitter not running */
1482 static void sky2_tx_clean(struct net_device *dev)
1483 {
1484         struct sky2_port *sky2 = netdev_priv(dev);
1485
1486         netif_tx_lock_bh(dev);
1487         sky2_tx_complete(sky2, sky2->tx_prod);
1488         netif_tx_unlock_bh(dev);
1489 }
1490
1491 /* Network shutdown */
1492 static int sky2_down(struct net_device *dev)
1493 {
1494         struct sky2_port *sky2 = netdev_priv(dev);
1495         struct sky2_hw *hw = sky2->hw;
1496         unsigned port = sky2->port;
1497         u16 ctrl;
1498         u32 imask;
1499
1500         /* Never really got started! */
1501         if (!sky2->tx_le)
1502                 return 0;
1503
1504         if (netif_msg_ifdown(sky2))
1505                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1506
1507         /* Stop more packets from being queued */
1508         netif_stop_queue(dev);
1509         netif_carrier_off(dev);
1510
1511         /* Disable port IRQ */
1512         imask = sky2_read32(hw, B0_IMSK);
1513         imask &= ~portirq_msk[port];
1514         sky2_write32(hw, B0_IMSK, imask);
1515
1516         /*
1517          * Both ports share the NAPI poll on port 0, so if necessary undo the
1518          * the disable that is done in dev_close.
1519          */
1520         if (sky2->port == 0 && hw->ports > 1)
1521                 netif_poll_enable(dev);
1522
1523         sky2_gmac_reset(hw, port);
1524
1525         /* Stop transmitter */
1526         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1527         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1528
1529         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1530                      RB_RST_SET | RB_DIS_OP_MD);
1531
1532         /* WA for dev. #4.209 */
1533         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1534             && (hw->chip_rev == CHIP_REV_YU_EC_U_A1 || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1535                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1536                              sky2->speed != SPEED_1000 ?
1537                              TX_STFW_ENA : TX_STFW_DIS);
1538
1539         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1540         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1541         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1542
1543         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1544
1545         /* Workaround shared GMAC reset */
1546         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1547               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1548                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1549
1550         /* Disable Force Sync bit and Enable Alloc bit */
1551         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1552                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1553
1554         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1555         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1556         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1557
1558         /* Reset the PCI FIFO of the async Tx queue */
1559         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1560                      BMU_RST_SET | BMU_FIFO_RST);
1561
1562         /* Reset the Tx prefetch units */
1563         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1564                      PREF_UNIT_RST_SET);
1565
1566         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1567
1568         sky2_rx_stop(sky2);
1569
1570         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1571         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1572
1573         sky2_phy_power(hw, port, 0);
1574
1575         /* turn off LED's */
1576         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1577
1578         synchronize_irq(hw->pdev->irq);
1579
1580         sky2_tx_clean(dev);
1581         sky2_rx_clean(sky2);
1582
1583         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1584                             sky2->rx_le, sky2->rx_le_map);
1585         kfree(sky2->rx_ring);
1586
1587         pci_free_consistent(hw->pdev,
1588                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1589                             sky2->tx_le, sky2->tx_le_map);
1590         kfree(sky2->tx_ring);
1591
1592         sky2->tx_le = NULL;
1593         sky2->rx_le = NULL;
1594
1595         sky2->rx_ring = NULL;
1596         sky2->tx_ring = NULL;
1597
1598         return 0;
1599 }
1600
1601 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1602 {
1603         if (!sky2_is_copper(hw))
1604                 return SPEED_1000;
1605
1606         if (hw->chip_id == CHIP_ID_YUKON_FE)
1607                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1608
1609         switch (aux & PHY_M_PS_SPEED_MSK) {
1610         case PHY_M_PS_SPEED_1000:
1611                 return SPEED_1000;
1612         case PHY_M_PS_SPEED_100:
1613                 return SPEED_100;
1614         default:
1615                 return SPEED_10;
1616         }
1617 }
1618
1619 static void sky2_link_up(struct sky2_port *sky2)
1620 {
1621         struct sky2_hw *hw = sky2->hw;
1622         unsigned port = sky2->port;
1623         u16 reg;
1624         static const char *fc_name[] = {
1625                 [FC_NONE]       = "none",
1626                 [FC_TX]         = "tx",
1627                 [FC_RX]         = "rx",
1628                 [FC_BOTH]       = "both",
1629         };
1630
1631         /* enable Rx/Tx */
1632         reg = gma_read16(hw, port, GM_GP_CTRL);
1633         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1634         gma_write16(hw, port, GM_GP_CTRL, reg);
1635
1636         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1637
1638         netif_carrier_on(sky2->netdev);
1639         netif_wake_queue(sky2->netdev);
1640
1641         /* Turn on link LED */
1642         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1643                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1644
1645         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1646                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1647                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1648
1649                 switch(sky2->speed) {
1650                 case SPEED_10:
1651                         led |= PHY_M_LEDC_INIT_CTRL(7);
1652                         break;
1653
1654                 case SPEED_100:
1655                         led |= PHY_M_LEDC_STA1_CTRL(7);
1656                         break;
1657
1658                 case SPEED_1000:
1659                         led |= PHY_M_LEDC_STA0_CTRL(7);
1660                         break;
1661                 }
1662
1663                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1664                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1665                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1666         }
1667
1668         if (netif_msg_link(sky2))
1669                 printk(KERN_INFO PFX
1670                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1671                        sky2->netdev->name, sky2->speed,
1672                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1673                        fc_name[sky2->flow_status]);
1674 }
1675
1676 static void sky2_link_down(struct sky2_port *sky2)
1677 {
1678         struct sky2_hw *hw = sky2->hw;
1679         unsigned port = sky2->port;
1680         u16 reg;
1681
1682         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1683
1684         reg = gma_read16(hw, port, GM_GP_CTRL);
1685         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1686         gma_write16(hw, port, GM_GP_CTRL, reg);
1687
1688         if (sky2->flow_status == FC_RX) {
1689                 /* restore Asymmetric Pause bit */
1690                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1691                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1692                              | PHY_M_AN_ASP);
1693         }
1694
1695         netif_carrier_off(sky2->netdev);
1696         netif_stop_queue(sky2->netdev);
1697
1698         /* Turn on link LED */
1699         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1700
1701         if (netif_msg_link(sky2))
1702                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1703
1704         sky2_phy_init(hw, port);
1705 }
1706
1707 static enum flow_control sky2_flow(int rx, int tx)
1708 {
1709         if (rx)
1710                 return tx ? FC_BOTH : FC_RX;
1711         else
1712                 return tx ? FC_TX : FC_NONE;
1713 }
1714
1715 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1716 {
1717         struct sky2_hw *hw = sky2->hw;
1718         unsigned port = sky2->port;
1719         u16 lpa;
1720
1721         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1722
1723         if (lpa & PHY_M_AN_RF) {
1724                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1725                 return -1;
1726         }
1727
1728         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1729                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1730                        sky2->netdev->name);
1731                 return -1;
1732         }
1733
1734         sky2->speed = sky2_phy_speed(hw, aux);
1735         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1736
1737         /* Pause bits are offset (9..8) */
1738         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1739                 aux >>= 6;
1740
1741         sky2->flow_status = sky2_flow(aux & PHY_M_PS_RX_P_EN,
1742                                       aux & PHY_M_PS_TX_P_EN);
1743
1744         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1745             && hw->chip_id != CHIP_ID_YUKON_EC_U)
1746                 sky2->flow_status = FC_NONE;
1747
1748         if (aux & PHY_M_PS_RX_P_EN)
1749                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1750         else
1751                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1752
1753         return 0;
1754 }
1755
1756 /* Interrupt from PHY */
1757 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1758 {
1759         struct net_device *dev = hw->dev[port];
1760         struct sky2_port *sky2 = netdev_priv(dev);
1761         u16 istatus, phystat;
1762
1763         if (!netif_running(dev))
1764                 return;
1765
1766         spin_lock(&sky2->phy_lock);
1767         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1768         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1769
1770         if (netif_msg_intr(sky2))
1771                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1772                        sky2->netdev->name, istatus, phystat);
1773
1774         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1775                 if (sky2_autoneg_done(sky2, phystat) == 0)
1776                         sky2_link_up(sky2);
1777                 goto out;
1778         }
1779
1780         if (istatus & PHY_M_IS_LSP_CHANGE)
1781                 sky2->speed = sky2_phy_speed(hw, phystat);
1782
1783         if (istatus & PHY_M_IS_DUP_CHANGE)
1784                 sky2->duplex =
1785                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1786
1787         if (istatus & PHY_M_IS_LST_CHANGE) {
1788                 if (phystat & PHY_M_PS_LINK_UP)
1789                         sky2_link_up(sky2);
1790                 else
1791                         sky2_link_down(sky2);
1792         }
1793 out:
1794         spin_unlock(&sky2->phy_lock);
1795 }
1796
1797
1798 /* Transmit timeout is only called if we are running, carries is up
1799  * and tx queue is full (stopped).
1800  * Called with netif_tx_lock held.
1801  */
1802 static void sky2_tx_timeout(struct net_device *dev)
1803 {
1804         struct sky2_port *sky2 = netdev_priv(dev);
1805         struct sky2_hw *hw = sky2->hw;
1806         unsigned port = sky2->port;
1807
1808         if (netif_msg_timer(sky2))
1809                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1810
1811         /* Get information for bug report :-) */
1812         printk(KERN_INFO PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1813                dev->name, sky2->tx_cons, sky2->tx_prod,
1814                sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1815                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1816
1817         printk(KERN_INFO PFX "gmac control %#x status %#x\n",
1818                gma_read16(hw, port, GM_GP_CTRL), gma_read16(hw, port, GM_GP_STAT));
1819
1820         /* can't restart safely under softirq */
1821         schedule_work(&hw->restart_work);
1822 }
1823
1824 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1825 {
1826         struct sky2_port *sky2 = netdev_priv(dev);
1827         struct sky2_hw *hw = sky2->hw;
1828         int err;
1829         u16 ctl, mode;
1830         u32 imask;
1831
1832         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1833                 return -EINVAL;
1834
1835         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1836                 return -EINVAL;
1837
1838         if (!netif_running(dev)) {
1839                 dev->mtu = new_mtu;
1840                 return 0;
1841         }
1842
1843         imask = sky2_read32(hw, B0_IMSK);
1844         sky2_write32(hw, B0_IMSK, 0);
1845
1846         dev->trans_start = jiffies;     /* prevent tx timeout */
1847         netif_stop_queue(dev);
1848         netif_poll_disable(hw->dev[0]);
1849
1850         synchronize_irq(hw->pdev->irq);
1851
1852         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1853         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1854         sky2_rx_stop(sky2);
1855         sky2_rx_clean(sky2);
1856
1857         dev->mtu = new_mtu;
1858
1859         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1860                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1861
1862         if (dev->mtu > ETH_DATA_LEN)
1863                 mode |= GM_SMOD_JUMBO_ENA;
1864
1865         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1866
1867         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1868
1869         err = sky2_rx_start(sky2);
1870         sky2_write32(hw, B0_IMSK, imask);
1871
1872         if (err)
1873                 dev_close(dev);
1874         else {
1875                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1876
1877                 netif_poll_enable(hw->dev[0]);
1878                 netif_wake_queue(dev);
1879         }
1880
1881         return err;
1882 }
1883
1884 /* For small just reuse existing skb for next receive */
1885 static struct sk_buff *receive_copy(struct sky2_port *sky2,
1886                                     const struct rx_ring_info *re,
1887                                     unsigned length)
1888 {
1889         struct sk_buff *skb;
1890
1891         skb = netdev_alloc_skb(sky2->netdev, length + 2);
1892         if (likely(skb)) {
1893                 skb_reserve(skb, 2);
1894                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
1895                                             length, PCI_DMA_FROMDEVICE);
1896                 memcpy(skb->data, re->skb->data, length);
1897                 skb->ip_summed = re->skb->ip_summed;
1898                 skb->csum = re->skb->csum;
1899                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
1900                                                length, PCI_DMA_FROMDEVICE);
1901                 re->skb->ip_summed = CHECKSUM_NONE;
1902                 skb_put(skb, length);
1903         }
1904         return skb;
1905 }
1906
1907 /* Adjust length of skb with fragments to match received data */
1908 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
1909                           unsigned int length)
1910 {
1911         int i, num_frags;
1912         unsigned int size;
1913
1914         /* put header into skb */
1915         size = min(length, hdr_space);
1916         skb->tail += size;
1917         skb->len += size;
1918         length -= size;
1919
1920         num_frags = skb_shinfo(skb)->nr_frags;
1921         for (i = 0; i < num_frags; i++) {
1922                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1923
1924                 if (length == 0) {
1925                         /* don't need this page */
1926                         __free_page(frag->page);
1927                         --skb_shinfo(skb)->nr_frags;
1928                 } else {
1929                         size = min(length, (unsigned) PAGE_SIZE);
1930
1931                         frag->size = size;
1932                         skb->data_len += size;
1933                         skb->truesize += size;
1934                         skb->len += size;
1935                         length -= size;
1936                 }
1937         }
1938 }
1939
1940 /* Normal packet - take skb from ring element and put in a new one  */
1941 static struct sk_buff *receive_new(struct sky2_port *sky2,
1942                                    struct rx_ring_info *re,
1943                                    unsigned int length)
1944 {
1945         struct sk_buff *skb, *nskb;
1946         unsigned hdr_space = sky2->rx_data_size;
1947
1948         pr_debug(PFX "receive new length=%d\n", length);
1949
1950         /* Don't be tricky about reusing pages (yet) */
1951         nskb = sky2_rx_alloc(sky2);
1952         if (unlikely(!nskb))
1953                 return NULL;
1954
1955         skb = re->skb;
1956         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1957
1958         prefetch(skb->data);
1959         re->skb = nskb;
1960         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
1961
1962         if (skb_shinfo(skb)->nr_frags)
1963                 skb_put_frags(skb, hdr_space, length);
1964         else
1965                 skb_put(skb, length);
1966         return skb;
1967 }
1968
1969 /*
1970  * Receive one packet.
1971  * For larger packets, get new buffer.
1972  */
1973 static struct sk_buff *sky2_receive(struct net_device *dev,
1974                                     u16 length, u32 status)
1975 {
1976         struct sky2_port *sky2 = netdev_priv(dev);
1977         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
1978         struct sk_buff *skb = NULL;
1979
1980         if (unlikely(netif_msg_rx_status(sky2)))
1981                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1982                        dev->name, sky2->rx_next, status, length);
1983
1984         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1985         prefetch(sky2->rx_ring + sky2->rx_next);
1986
1987         if (status & GMR_FS_ANY_ERR)
1988                 goto error;
1989
1990         if (!(status & GMR_FS_RX_OK))
1991                 goto resubmit;
1992
1993         if (length > dev->mtu + ETH_HLEN)
1994                 goto oversize;
1995
1996         if (length < copybreak)
1997                 skb = receive_copy(sky2, re, length);
1998         else
1999                 skb = receive_new(sky2, re, length);
2000 resubmit:
2001         sky2_rx_submit(sky2, re);
2002
2003         return skb;
2004
2005 oversize:
2006         ++sky2->net_stats.rx_over_errors;
2007         goto resubmit;
2008
2009 error:
2010         ++sky2->net_stats.rx_errors;
2011         if (status & GMR_FS_RX_FF_OV) {
2012                 sky2->net_stats.rx_fifo_errors++;
2013                 goto resubmit;
2014         }
2015
2016         if (netif_msg_rx_err(sky2) && net_ratelimit())
2017                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2018                        dev->name, status, length);
2019
2020         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2021                 sky2->net_stats.rx_length_errors++;
2022         if (status & GMR_FS_FRAGMENT)
2023                 sky2->net_stats.rx_frame_errors++;
2024         if (status & GMR_FS_CRC_ERR)
2025                 sky2->net_stats.rx_crc_errors++;
2026
2027         goto resubmit;
2028 }
2029
2030 /* Transmit complete */
2031 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2032 {
2033         struct sky2_port *sky2 = netdev_priv(dev);
2034
2035         if (netif_running(dev)) {
2036                 netif_tx_lock(dev);
2037                 sky2_tx_complete(sky2, last);
2038                 netif_tx_unlock(dev);
2039         }
2040 }
2041
2042 /* Process status response ring */
2043 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2044 {
2045         struct sky2_port *sky2;
2046         int work_done = 0;
2047         unsigned buf_write[2] = { 0, 0 };
2048         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2049
2050         rmb();
2051
2052         while (hw->st_idx != hwidx) {
2053                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2054                 struct net_device *dev;
2055                 struct sk_buff *skb;
2056                 u32 status;
2057                 u16 length;
2058
2059                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2060
2061                 BUG_ON(le->link >= 2);
2062                 dev = hw->dev[le->link];
2063
2064                 sky2 = netdev_priv(dev);
2065                 length = le16_to_cpu(le->length);
2066                 status = le32_to_cpu(le->status);
2067
2068                 switch (le->opcode & ~HW_OWNER) {
2069                 case OP_RXSTAT:
2070                         skb = sky2_receive(dev, length, status);
2071                         if (!skb)
2072                                 goto force_update;
2073
2074                         skb->protocol = eth_type_trans(skb, dev);
2075                         dev->last_rx = jiffies;
2076
2077 #ifdef SKY2_VLAN_TAG_USED
2078                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2079                                 vlan_hwaccel_receive_skb(skb,
2080                                                          sky2->vlgrp,
2081                                                          be16_to_cpu(sky2->rx_tag));
2082                         } else
2083 #endif
2084                                 netif_receive_skb(skb);
2085
2086                         /* Update receiver after 16 frames */
2087                         if (++buf_write[le->link] == RX_BUF_WRITE) {
2088 force_update:
2089                                 sky2_put_idx(hw, rxqaddr[le->link], sky2->rx_put);
2090                                 buf_write[le->link] = 0;
2091                         }
2092
2093                         /* Stop after net poll weight */
2094                         if (++work_done >= to_do)
2095                                 goto exit_loop;
2096                         break;
2097
2098 #ifdef SKY2_VLAN_TAG_USED
2099                 case OP_RXVLAN:
2100                         sky2->rx_tag = length;
2101                         break;
2102
2103                 case OP_RXCHKSVLAN:
2104                         sky2->rx_tag = length;
2105                         /* fall through */
2106 #endif
2107                 case OP_RXCHKS:
2108                         skb = sky2->rx_ring[sky2->rx_next].skb;
2109                         skb->ip_summed = CHECKSUM_COMPLETE;
2110                         skb->csum = status & 0xffff;
2111                         break;
2112
2113                 case OP_TXINDEXLE:
2114                         /* TX index reports status for both ports */
2115                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2116                         sky2_tx_done(hw->dev[0], status & 0xfff);
2117                         if (hw->dev[1])
2118                                 sky2_tx_done(hw->dev[1],
2119                                      ((status >> 24) & 0xff)
2120                                              | (u16)(length & 0xf) << 8);
2121                         break;
2122
2123                 default:
2124                         if (net_ratelimit())
2125                                 printk(KERN_WARNING PFX
2126                                        "unknown status opcode 0x%x\n", le->opcode);
2127                         goto exit_loop;
2128                 }
2129         }
2130
2131         /* Fully processed status ring so clear irq */
2132         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2133
2134 exit_loop:
2135         if (buf_write[0]) {
2136                 sky2 = netdev_priv(hw->dev[0]);
2137                 sky2_put_idx(hw, Q_R1, sky2->rx_put);
2138         }
2139
2140         if (buf_write[1]) {
2141                 sky2 = netdev_priv(hw->dev[1]);
2142                 sky2_put_idx(hw, Q_R2, sky2->rx_put);
2143         }
2144
2145         return work_done;
2146 }
2147
2148 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2149 {
2150         struct net_device *dev = hw->dev[port];
2151
2152         if (net_ratelimit())
2153                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2154                        dev->name, status);
2155
2156         if (status & Y2_IS_PAR_RD1) {
2157                 if (net_ratelimit())
2158                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2159                                dev->name);
2160                 /* Clear IRQ */
2161                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2162         }
2163
2164         if (status & Y2_IS_PAR_WR1) {
2165                 if (net_ratelimit())
2166                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2167                                dev->name);
2168
2169                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2170         }
2171
2172         if (status & Y2_IS_PAR_MAC1) {
2173                 if (net_ratelimit())
2174                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2175                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2176         }
2177
2178         if (status & Y2_IS_PAR_RX1) {
2179                 if (net_ratelimit())
2180                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2181                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2182         }
2183
2184         if (status & Y2_IS_TCP_TXA1) {
2185                 if (net_ratelimit())
2186                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2187                                dev->name);
2188                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2189         }
2190 }
2191
2192 static void sky2_hw_intr(struct sky2_hw *hw)
2193 {
2194         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2195
2196         if (status & Y2_IS_TIST_OV)
2197                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2198
2199         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2200                 u16 pci_err;
2201
2202                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2203                 if (net_ratelimit())
2204                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2205                                pci_name(hw->pdev), pci_err);
2206
2207                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2208                 sky2_pci_write16(hw, PCI_STATUS,
2209                                  pci_err | PCI_STATUS_ERROR_BITS);
2210                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2211         }
2212
2213         if (status & Y2_IS_PCI_EXP) {
2214                 /* PCI-Express uncorrectable Error occurred */
2215                 u32 pex_err;
2216
2217                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2218
2219                 if (net_ratelimit())
2220                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2221                                pci_name(hw->pdev), pex_err);
2222
2223                 /* clear the interrupt */
2224                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2225                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2226                                        0xffffffffUL);
2227                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2228
2229                 if (pex_err & PEX_FATAL_ERRORS) {
2230                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2231                         hwmsk &= ~Y2_IS_PCI_EXP;
2232                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2233                 }
2234         }
2235
2236         if (status & Y2_HWE_L1_MASK)
2237                 sky2_hw_error(hw, 0, status);
2238         status >>= 8;
2239         if (status & Y2_HWE_L1_MASK)
2240                 sky2_hw_error(hw, 1, status);
2241 }
2242
2243 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2244 {
2245         struct net_device *dev = hw->dev[port];
2246         struct sky2_port *sky2 = netdev_priv(dev);
2247         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2248
2249         if (netif_msg_intr(sky2))
2250                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2251                        dev->name, status);
2252
2253         if (status & GM_IS_RX_FF_OR) {
2254                 ++sky2->net_stats.rx_fifo_errors;
2255                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2256         }
2257
2258         if (status & GM_IS_TX_FF_UR) {
2259                 ++sky2->net_stats.tx_fifo_errors;
2260                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2261         }
2262 }
2263
2264 /* This should never happen it is a fatal situation */
2265 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2266                                   const char *rxtx, u32 mask)
2267 {
2268         struct net_device *dev = hw->dev[port];
2269         struct sky2_port *sky2 = netdev_priv(dev);
2270         u32 imask;
2271
2272         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2273                dev ? dev->name : "<not registered>", rxtx);
2274
2275         imask = sky2_read32(hw, B0_IMSK);
2276         imask &= ~mask;
2277         sky2_write32(hw, B0_IMSK, imask);
2278
2279         if (dev) {
2280                 spin_lock(&sky2->phy_lock);
2281                 sky2_link_down(sky2);
2282                 spin_unlock(&sky2->phy_lock);
2283         }
2284 }
2285
2286 /* If idle then force a fake soft NAPI poll once a second
2287  * to work around cases where sharing an edge triggered interrupt.
2288  */
2289 static inline void sky2_idle_start(struct sky2_hw *hw)
2290 {
2291         if (idle_timeout > 0)
2292                 mod_timer(&hw->idle_timer,
2293                           jiffies + msecs_to_jiffies(idle_timeout));
2294 }
2295
2296 static void sky2_idle(unsigned long arg)
2297 {
2298         struct sky2_hw *hw = (struct sky2_hw *) arg;
2299         struct net_device *dev = hw->dev[0];
2300
2301         if (__netif_rx_schedule_prep(dev))
2302                 __netif_rx_schedule(dev);
2303
2304         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2305 }
2306
2307
2308 static int sky2_poll(struct net_device *dev0, int *budget)
2309 {
2310         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2311         int work_limit = min(dev0->quota, *budget);
2312         int work_done = 0;
2313         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2314
2315         if (status & Y2_IS_HW_ERR)
2316                 sky2_hw_intr(hw);
2317
2318         if (status & Y2_IS_IRQ_PHY1)
2319                 sky2_phy_intr(hw, 0);
2320
2321         if (status & Y2_IS_IRQ_PHY2)
2322                 sky2_phy_intr(hw, 1);
2323
2324         if (status & Y2_IS_IRQ_MAC1)
2325                 sky2_mac_intr(hw, 0);
2326
2327         if (status & Y2_IS_IRQ_MAC2)
2328                 sky2_mac_intr(hw, 1);
2329
2330         if (status & Y2_IS_CHK_RX1)
2331                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2332
2333         if (status & Y2_IS_CHK_RX2)
2334                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2335
2336         if (status & Y2_IS_CHK_TXA1)
2337                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2338
2339         if (status & Y2_IS_CHK_TXA2)
2340                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2341
2342         work_done = sky2_status_intr(hw, work_limit);
2343         if (work_done < work_limit) {
2344                 netif_rx_complete(dev0);
2345
2346                 sky2_read32(hw, B0_Y2_SP_LISR);
2347                 return 0;
2348         } else {
2349                 *budget -= work_done;
2350                 dev0->quota -= work_done;
2351                 return 1;
2352         }
2353 }
2354
2355 static irqreturn_t sky2_intr(int irq, void *dev_id)
2356 {
2357         struct sky2_hw *hw = dev_id;
2358         struct net_device *dev0 = hw->dev[0];
2359         u32 status;
2360
2361         /* Reading this mask interrupts as side effect */
2362         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2363         if (status == 0 || status == ~0)
2364                 return IRQ_NONE;
2365
2366         prefetch(&hw->st_le[hw->st_idx]);
2367         if (likely(__netif_rx_schedule_prep(dev0)))
2368                 __netif_rx_schedule(dev0);
2369
2370         return IRQ_HANDLED;
2371 }
2372
2373 #ifdef CONFIG_NET_POLL_CONTROLLER
2374 static void sky2_netpoll(struct net_device *dev)
2375 {
2376         struct sky2_port *sky2 = netdev_priv(dev);
2377         struct net_device *dev0 = sky2->hw->dev[0];
2378
2379         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2380                 __netif_rx_schedule(dev0);
2381 }
2382 #endif
2383
2384 /* Chip internal frequency for clock calculations */
2385 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2386 {
2387         switch (hw->chip_id) {
2388         case CHIP_ID_YUKON_EC:
2389         case CHIP_ID_YUKON_EC_U:
2390                 return 125;     /* 125 Mhz */
2391         case CHIP_ID_YUKON_FE:
2392                 return 100;     /* 100 Mhz */
2393         default:                /* YUKON_XL */
2394                 return 156;     /* 156 Mhz */
2395         }
2396 }
2397
2398 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2399 {
2400         return sky2_mhz(hw) * us;
2401 }
2402
2403 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2404 {
2405         return clk / sky2_mhz(hw);
2406 }
2407
2408
2409 static int sky2_reset(struct sky2_hw *hw)
2410 {
2411         u16 status;
2412         u8 t8;
2413         int i;
2414
2415         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2416
2417         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2418         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2419                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2420                        pci_name(hw->pdev), hw->chip_id);
2421                 return -EOPNOTSUPP;
2422         }
2423
2424         /* Make sure and enable all clocks */
2425         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
2426                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2427
2428         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2429
2430         /* This rev is really old, and requires untested workarounds */
2431         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2432                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2433                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2434                        hw->chip_id, hw->chip_rev);
2435                 return -EOPNOTSUPP;
2436         }
2437
2438         /* disable ASF */
2439         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2440                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2441                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2442         }
2443
2444         /* do a SW reset */
2445         sky2_write8(hw, B0_CTST, CS_RST_SET);
2446         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2447
2448         /* clear PCI errors, if any */
2449         status = sky2_pci_read16(hw, PCI_STATUS);
2450
2451         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2452         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2453
2454
2455         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2456
2457         /* clear any PEX errors */
2458         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2459                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2460
2461
2462         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2463         hw->ports = 1;
2464         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2465         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2466                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2467                         ++hw->ports;
2468         }
2469
2470         sky2_set_power_state(hw, PCI_D0);
2471
2472         for (i = 0; i < hw->ports; i++) {
2473                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2474                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2475         }
2476
2477         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2478
2479         /* Clear I2C IRQ noise */
2480         sky2_write32(hw, B2_I2C_IRQ, 1);
2481
2482         /* turn off hardware timer (unused) */
2483         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2484         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2485
2486         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2487
2488         /* Turn off descriptor polling */
2489         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2490
2491         /* Turn off receive timestamp */
2492         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2493         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2494
2495         /* enable the Tx Arbiters */
2496         for (i = 0; i < hw->ports; i++)
2497                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2498
2499         /* Initialize ram interface */
2500         for (i = 0; i < hw->ports; i++) {
2501                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2502
2503                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2504                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2505                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2506                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2507                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2508                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2509                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2510                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2511                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2512                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2513                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2514                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2515         }
2516
2517         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2518
2519         for (i = 0; i < hw->ports; i++)
2520                 sky2_gmac_reset(hw, i);
2521
2522         memset(hw->st_le, 0, STATUS_LE_BYTES);
2523         hw->st_idx = 0;
2524
2525         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2526         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2527
2528         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2529         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2530
2531         /* Set the list last index */
2532         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2533
2534         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2535         sky2_write8(hw, STAT_FIFO_WM, 16);
2536
2537         /* set Status-FIFO ISR watermark */
2538         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2539                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2540         else
2541                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2542
2543         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2544         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2545         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2546
2547         /* enable status unit */
2548         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2549
2550         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2551         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2552         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2553
2554         return 0;
2555 }
2556
2557 static void sky2_restart(struct work_struct *work)
2558 {
2559         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2560         struct net_device *dev;
2561         int i, err;
2562
2563         dev_dbg(&hw->pdev->dev, "restarting\n");
2564
2565         del_timer_sync(&hw->idle_timer);
2566
2567         rtnl_lock();
2568         sky2_write32(hw, B0_IMSK, 0);
2569         sky2_read32(hw, B0_IMSK);
2570
2571         netif_poll_disable(hw->dev[0]);
2572
2573         for (i = 0; i < hw->ports; i++) {
2574                 dev = hw->dev[i];
2575                 if (netif_running(dev))
2576                         sky2_down(dev);
2577         }
2578
2579         sky2_reset(hw);
2580         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2581         netif_poll_enable(hw->dev[0]);
2582
2583         for (i = 0; i < hw->ports; i++) {
2584                 dev = hw->dev[i];
2585                 if (netif_running(dev)) {
2586                         err = sky2_up(dev);
2587                         if (err) {
2588                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2589                                        dev->name, err);
2590                                 dev_close(dev);
2591                         }
2592                 }
2593         }
2594
2595         sky2_idle_start(hw);
2596
2597         rtnl_unlock();
2598 }
2599
2600 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2601 {
2602         if (sky2_is_copper(hw)) {
2603                 u32 modes = SUPPORTED_10baseT_Half
2604                         | SUPPORTED_10baseT_Full
2605                         | SUPPORTED_100baseT_Half
2606                         | SUPPORTED_100baseT_Full
2607                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2608
2609                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2610                         modes |= SUPPORTED_1000baseT_Half
2611                                 | SUPPORTED_1000baseT_Full;
2612                 return modes;
2613         } else
2614                 return  SUPPORTED_1000baseT_Half
2615                         | SUPPORTED_1000baseT_Full
2616                         | SUPPORTED_Autoneg
2617                         | SUPPORTED_FIBRE;
2618 }
2619
2620 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2621 {
2622         struct sky2_port *sky2 = netdev_priv(dev);
2623         struct sky2_hw *hw = sky2->hw;
2624
2625         ecmd->transceiver = XCVR_INTERNAL;
2626         ecmd->supported = sky2_supported_modes(hw);
2627         ecmd->phy_address = PHY_ADDR_MARV;
2628         if (sky2_is_copper(hw)) {
2629                 ecmd->supported = SUPPORTED_10baseT_Half
2630                     | SUPPORTED_10baseT_Full
2631                     | SUPPORTED_100baseT_Half
2632                     | SUPPORTED_100baseT_Full
2633                     | SUPPORTED_1000baseT_Half
2634                     | SUPPORTED_1000baseT_Full
2635                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2636                 ecmd->port = PORT_TP;
2637                 ecmd->speed = sky2->speed;
2638         } else {
2639                 ecmd->speed = SPEED_1000;
2640                 ecmd->port = PORT_FIBRE;
2641         }
2642
2643         ecmd->advertising = sky2->advertising;
2644         ecmd->autoneg = sky2->autoneg;
2645         ecmd->duplex = sky2->duplex;
2646         return 0;
2647 }
2648
2649 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2650 {
2651         struct sky2_port *sky2 = netdev_priv(dev);
2652         const struct sky2_hw *hw = sky2->hw;
2653         u32 supported = sky2_supported_modes(hw);
2654
2655         if (ecmd->autoneg == AUTONEG_ENABLE) {
2656                 ecmd->advertising = supported;
2657                 sky2->duplex = -1;
2658                 sky2->speed = -1;
2659         } else {
2660                 u32 setting;
2661
2662                 switch (ecmd->speed) {
2663                 case SPEED_1000:
2664                         if (ecmd->duplex == DUPLEX_FULL)
2665                                 setting = SUPPORTED_1000baseT_Full;
2666                         else if (ecmd->duplex == DUPLEX_HALF)
2667                                 setting = SUPPORTED_1000baseT_Half;
2668                         else
2669                                 return -EINVAL;
2670                         break;
2671                 case SPEED_100:
2672                         if (ecmd->duplex == DUPLEX_FULL)
2673                                 setting = SUPPORTED_100baseT_Full;
2674                         else if (ecmd->duplex == DUPLEX_HALF)
2675                                 setting = SUPPORTED_100baseT_Half;
2676                         else
2677                                 return -EINVAL;
2678                         break;
2679
2680                 case SPEED_10:
2681                         if (ecmd->duplex == DUPLEX_FULL)
2682                                 setting = SUPPORTED_10baseT_Full;
2683                         else if (ecmd->duplex == DUPLEX_HALF)
2684                                 setting = SUPPORTED_10baseT_Half;
2685                         else
2686                                 return -EINVAL;
2687                         break;
2688                 default:
2689                         return -EINVAL;
2690                 }
2691
2692                 if ((setting & supported) == 0)
2693                         return -EINVAL;
2694
2695                 sky2->speed = ecmd->speed;
2696                 sky2->duplex = ecmd->duplex;
2697         }
2698
2699         sky2->autoneg = ecmd->autoneg;
2700         sky2->advertising = ecmd->advertising;
2701
2702         if (netif_running(dev))
2703                 sky2_phy_reinit(sky2);
2704
2705         return 0;
2706 }
2707
2708 static void sky2_get_drvinfo(struct net_device *dev,
2709                              struct ethtool_drvinfo *info)
2710 {
2711         struct sky2_port *sky2 = netdev_priv(dev);
2712
2713         strcpy(info->driver, DRV_NAME);
2714         strcpy(info->version, DRV_VERSION);
2715         strcpy(info->fw_version, "N/A");
2716         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2717 }
2718
2719 static const struct sky2_stat {
2720         char name[ETH_GSTRING_LEN];
2721         u16 offset;
2722 } sky2_stats[] = {
2723         { "tx_bytes",      GM_TXO_OK_HI },
2724         { "rx_bytes",      GM_RXO_OK_HI },
2725         { "tx_broadcast",  GM_TXF_BC_OK },
2726         { "rx_broadcast",  GM_RXF_BC_OK },
2727         { "tx_multicast",  GM_TXF_MC_OK },
2728         { "rx_multicast",  GM_RXF_MC_OK },
2729         { "tx_unicast",    GM_TXF_UC_OK },
2730         { "rx_unicast",    GM_RXF_UC_OK },
2731         { "tx_mac_pause",  GM_TXF_MPAUSE },
2732         { "rx_mac_pause",  GM_RXF_MPAUSE },
2733         { "collisions",    GM_TXF_COL },
2734         { "late_collision",GM_TXF_LAT_COL },
2735         { "aborted",       GM_TXF_ABO_COL },
2736         { "single_collisions", GM_TXF_SNG_COL },
2737         { "multi_collisions", GM_TXF_MUL_COL },
2738
2739         { "rx_short",      GM_RXF_SHT },
2740         { "rx_runt",       GM_RXE_FRAG },
2741         { "rx_64_byte_packets", GM_RXF_64B },
2742         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2743         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2744         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2745         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2746         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2747         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2748         { "rx_too_long",   GM_RXF_LNG_ERR },
2749         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2750         { "rx_jabber",     GM_RXF_JAB_PKT },
2751         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2752
2753         { "tx_64_byte_packets", GM_TXF_64B },
2754         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2755         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2756         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2757         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2758         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2759         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2760         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2761 };
2762
2763 static u32 sky2_get_rx_csum(struct net_device *dev)
2764 {
2765         struct sky2_port *sky2 = netdev_priv(dev);
2766
2767         return sky2->rx_csum;
2768 }
2769
2770 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2771 {
2772         struct sky2_port *sky2 = netdev_priv(dev);
2773
2774         sky2->rx_csum = data;
2775
2776         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2777                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2778
2779         return 0;
2780 }
2781
2782 static u32 sky2_get_msglevel(struct net_device *netdev)
2783 {
2784         struct sky2_port *sky2 = netdev_priv(netdev);
2785         return sky2->msg_enable;
2786 }
2787
2788 static int sky2_nway_reset(struct net_device *dev)
2789 {
2790         struct sky2_port *sky2 = netdev_priv(dev);
2791
2792         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
2793                 return -EINVAL;
2794
2795         sky2_phy_reinit(sky2);
2796
2797         return 0;
2798 }
2799
2800 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2801 {
2802         struct sky2_hw *hw = sky2->hw;
2803         unsigned port = sky2->port;
2804         int i;
2805
2806         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2807             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2808         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2809             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2810
2811         for (i = 2; i < count; i++)
2812                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2813 }
2814
2815 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2816 {
2817         struct sky2_port *sky2 = netdev_priv(netdev);
2818         sky2->msg_enable = value;
2819 }
2820
2821 static int sky2_get_stats_count(struct net_device *dev)
2822 {
2823         return ARRAY_SIZE(sky2_stats);
2824 }
2825
2826 static void sky2_get_ethtool_stats(struct net_device *dev,
2827                                    struct ethtool_stats *stats, u64 * data)
2828 {
2829         struct sky2_port *sky2 = netdev_priv(dev);
2830
2831         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2832 }
2833
2834 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2835 {
2836         int i;
2837
2838         switch (stringset) {
2839         case ETH_SS_STATS:
2840                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2841                         memcpy(data + i * ETH_GSTRING_LEN,
2842                                sky2_stats[i].name, ETH_GSTRING_LEN);
2843                 break;
2844         }
2845 }
2846
2847 /* Use hardware MIB variables for critical path statistics and
2848  * transmit feedback not reported at interrupt.
2849  * Other errors are accounted for in interrupt handler.
2850  */
2851 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2852 {
2853         struct sky2_port *sky2 = netdev_priv(dev);
2854         u64 data[13];
2855
2856         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2857
2858         sky2->net_stats.tx_bytes = data[0];
2859         sky2->net_stats.rx_bytes = data[1];
2860         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2861         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2862         sky2->net_stats.multicast = data[3] + data[5];
2863         sky2->net_stats.collisions = data[10];
2864         sky2->net_stats.tx_aborted_errors = data[12];
2865
2866         return &sky2->net_stats;
2867 }
2868
2869 static int sky2_set_mac_address(struct net_device *dev, void *p)
2870 {
2871         struct sky2_port *sky2 = netdev_priv(dev);
2872         struct sky2_hw *hw = sky2->hw;
2873         unsigned port = sky2->port;
2874         const struct sockaddr *addr = p;
2875
2876         if (!is_valid_ether_addr(addr->sa_data))
2877                 return -EADDRNOTAVAIL;
2878
2879         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2880         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2881                     dev->dev_addr, ETH_ALEN);
2882         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2883                     dev->dev_addr, ETH_ALEN);
2884
2885         /* virtual address for data */
2886         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2887
2888         /* physical address: used for pause frames */
2889         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2890
2891         return 0;
2892 }
2893
2894 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
2895 {
2896         u32 bit;
2897
2898         bit = ether_crc(ETH_ALEN, addr) & 63;
2899         filter[bit >> 3] |= 1 << (bit & 7);
2900 }
2901
2902 static void sky2_set_multicast(struct net_device *dev)
2903 {
2904         struct sky2_port *sky2 = netdev_priv(dev);
2905         struct sky2_hw *hw = sky2->hw;
2906         unsigned port = sky2->port;
2907         struct dev_mc_list *list = dev->mc_list;
2908         u16 reg;
2909         u8 filter[8];
2910         int rx_pause;
2911         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
2912
2913         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
2914         memset(filter, 0, sizeof(filter));
2915
2916         reg = gma_read16(hw, port, GM_RX_CTRL);
2917         reg |= GM_RXCR_UCF_ENA;
2918
2919         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2920                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2921         else if (dev->flags & IFF_ALLMULTI)
2922                 memset(filter, 0xff, sizeof(filter));
2923         else if (dev->mc_count == 0 && !rx_pause)
2924                 reg &= ~GM_RXCR_MCF_ENA;
2925         else {
2926                 int i;
2927                 reg |= GM_RXCR_MCF_ENA;
2928
2929                 if (rx_pause)
2930                         sky2_add_filter(filter, pause_mc_addr);
2931
2932                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
2933                         sky2_add_filter(filter, list->dmi_addr);
2934         }
2935
2936         gma_write16(hw, port, GM_MC_ADDR_H1,
2937                     (u16) filter[0] | ((u16) filter[1] << 8));
2938         gma_write16(hw, port, GM_MC_ADDR_H2,
2939                     (u16) filter[2] | ((u16) filter[3] << 8));
2940         gma_write16(hw, port, GM_MC_ADDR_H3,
2941                     (u16) filter[4] | ((u16) filter[5] << 8));
2942         gma_write16(hw, port, GM_MC_ADDR_H4,
2943                     (u16) filter[6] | ((u16) filter[7] << 8));
2944
2945         gma_write16(hw, port, GM_RX_CTRL, reg);
2946 }
2947
2948 /* Can have one global because blinking is controlled by
2949  * ethtool and that is always under RTNL mutex
2950  */
2951 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2952 {
2953         u16 pg;
2954
2955         switch (hw->chip_id) {
2956         case CHIP_ID_YUKON_XL:
2957                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2958                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2959                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2960                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2961                                    PHY_M_LEDC_INIT_CTRL(7) |
2962                                    PHY_M_LEDC_STA1_CTRL(7) |
2963                                    PHY_M_LEDC_STA0_CTRL(7))
2964                              : 0);
2965
2966                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2967                 break;
2968
2969         default:
2970                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2971                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2972                              on ? PHY_M_LED_ALL : 0);
2973         }
2974 }
2975
2976 /* blink LED's for finding board */
2977 static int sky2_phys_id(struct net_device *dev, u32 data)
2978 {
2979         struct sky2_port *sky2 = netdev_priv(dev);
2980         struct sky2_hw *hw = sky2->hw;
2981         unsigned port = sky2->port;
2982         u16 ledctrl, ledover = 0;
2983         long ms;
2984         int interrupted;
2985         int onoff = 1;
2986
2987         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2988                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2989         else
2990                 ms = data * 1000;
2991
2992         /* save initial values */
2993         spin_lock_bh(&sky2->phy_lock);
2994         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2995                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2996                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2997                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2998                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2999         } else {
3000                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
3001                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
3002         }
3003
3004         interrupted = 0;
3005         while (!interrupted && ms > 0) {
3006                 sky2_led(hw, port, onoff);
3007                 onoff = !onoff;
3008
3009                 spin_unlock_bh(&sky2->phy_lock);
3010                 interrupted = msleep_interruptible(250);
3011                 spin_lock_bh(&sky2->phy_lock);
3012
3013                 ms -= 250;
3014         }
3015
3016         /* resume regularly scheduled programming */
3017         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3018                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3019                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3020                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
3021                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3022         } else {
3023                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
3024                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
3025         }
3026         spin_unlock_bh(&sky2->phy_lock);
3027
3028         return 0;
3029 }
3030
3031 static void sky2_get_pauseparam(struct net_device *dev,
3032                                 struct ethtool_pauseparam *ecmd)
3033 {
3034         struct sky2_port *sky2 = netdev_priv(dev);
3035
3036         switch (sky2->flow_mode) {
3037         case FC_NONE:
3038                 ecmd->tx_pause = ecmd->rx_pause = 0;
3039                 break;
3040         case FC_TX:
3041                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3042                 break;
3043         case FC_RX:
3044                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3045                 break;
3046         case FC_BOTH:
3047                 ecmd->tx_pause = ecmd->rx_pause = 1;
3048         }
3049
3050         ecmd->autoneg = sky2->autoneg;
3051 }
3052
3053 static int sky2_set_pauseparam(struct net_device *dev,
3054                                struct ethtool_pauseparam *ecmd)
3055 {
3056         struct sky2_port *sky2 = netdev_priv(dev);
3057
3058         sky2->autoneg = ecmd->autoneg;
3059         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3060
3061         if (netif_running(dev))
3062                 sky2_phy_reinit(sky2);
3063
3064         return 0;
3065 }
3066
3067 static int sky2_get_coalesce(struct net_device *dev,
3068                              struct ethtool_coalesce *ecmd)
3069 {
3070         struct sky2_port *sky2 = netdev_priv(dev);
3071         struct sky2_hw *hw = sky2->hw;
3072
3073         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3074                 ecmd->tx_coalesce_usecs = 0;
3075         else {
3076                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3077                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3078         }
3079         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3080
3081         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3082                 ecmd->rx_coalesce_usecs = 0;
3083         else {
3084                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3085                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3086         }
3087         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3088
3089         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3090                 ecmd->rx_coalesce_usecs_irq = 0;
3091         else {
3092                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3093                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3094         }
3095
3096         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3097
3098         return 0;
3099 }
3100
3101 /* Note: this affect both ports */
3102 static int sky2_set_coalesce(struct net_device *dev,
3103                              struct ethtool_coalesce *ecmd)
3104 {
3105         struct sky2_port *sky2 = netdev_priv(dev);
3106         struct sky2_hw *hw = sky2->hw;
3107         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3108
3109         if (ecmd->tx_coalesce_usecs > tmax ||
3110             ecmd->rx_coalesce_usecs > tmax ||
3111             ecmd->rx_coalesce_usecs_irq > tmax)
3112                 return -EINVAL;
3113
3114         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3115                 return -EINVAL;
3116         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3117                 return -EINVAL;
3118         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3119                 return -EINVAL;
3120
3121         if (ecmd->tx_coalesce_usecs == 0)
3122                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3123         else {
3124                 sky2_write32(hw, STAT_TX_TIMER_INI,
3125                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3126                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3127         }
3128         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3129
3130         if (ecmd->rx_coalesce_usecs == 0)
3131                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3132         else {
3133                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3134                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3135                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3136         }
3137         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3138
3139         if (ecmd->rx_coalesce_usecs_irq == 0)
3140                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3141         else {
3142                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3143                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3144                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3145         }
3146         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3147         return 0;
3148 }
3149
3150 static void sky2_get_ringparam(struct net_device *dev,
3151                                struct ethtool_ringparam *ering)
3152 {
3153         struct sky2_port *sky2 = netdev_priv(dev);
3154
3155         ering->rx_max_pending = RX_MAX_PENDING;
3156         ering->rx_mini_max_pending = 0;
3157         ering->rx_jumbo_max_pending = 0;
3158         ering->tx_max_pending = TX_RING_SIZE - 1;
3159
3160         ering->rx_pending = sky2->rx_pending;
3161         ering->rx_mini_pending = 0;
3162         ering->rx_jumbo_pending = 0;
3163         ering->tx_pending = sky2->tx_pending;
3164 }
3165
3166 static int sky2_set_ringparam(struct net_device *dev,
3167                               struct ethtool_ringparam *ering)
3168 {
3169         struct sky2_port *sky2 = netdev_priv(dev);
3170         int err = 0;
3171
3172         if (ering->rx_pending > RX_MAX_PENDING ||
3173             ering->rx_pending < 8 ||
3174             ering->tx_pending < MAX_SKB_TX_LE ||
3175             ering->tx_pending > TX_RING_SIZE - 1)
3176                 return -EINVAL;
3177
3178         if (netif_running(dev))
3179                 sky2_down(dev);
3180
3181         sky2->rx_pending = ering->rx_pending;
3182         sky2->tx_pending = ering->tx_pending;
3183
3184         if (netif_running(dev)) {
3185                 err = sky2_up(dev);
3186                 if (err)
3187                         dev_close(dev);
3188                 else
3189                         sky2_set_multicast(dev);
3190         }
3191
3192         return err;
3193 }
3194
3195 static int sky2_get_regs_len(struct net_device *dev)
3196 {
3197         return 0x4000;
3198 }
3199
3200 /*
3201  * Returns copy of control register region
3202  * Note: access to the RAM address register set will cause timeouts.
3203  */
3204 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3205                           void *p)
3206 {
3207         const struct sky2_port *sky2 = netdev_priv(dev);
3208         const void __iomem *io = sky2->hw->regs;
3209
3210         BUG_ON(regs->len < B3_RI_WTO_R1);
3211         regs->version = 1;
3212         memset(p, 0, regs->len);
3213
3214         memcpy_fromio(p, io, B3_RAM_ADDR);
3215
3216         memcpy_fromio(p + B3_RI_WTO_R1,
3217                       io + B3_RI_WTO_R1,
3218                       regs->len - B3_RI_WTO_R1);
3219 }
3220
3221 static const struct ethtool_ops sky2_ethtool_ops = {
3222         .get_settings = sky2_get_settings,
3223         .set_settings = sky2_set_settings,
3224         .get_drvinfo = sky2_get_drvinfo,
3225         .get_msglevel = sky2_get_msglevel,
3226         .set_msglevel = sky2_set_msglevel,
3227         .nway_reset   = sky2_nway_reset,
3228         .get_regs_len = sky2_get_regs_len,
3229         .get_regs = sky2_get_regs,
3230         .get_link = ethtool_op_get_link,
3231         .get_sg = ethtool_op_get_sg,
3232         .set_sg = ethtool_op_set_sg,
3233         .get_tx_csum = ethtool_op_get_tx_csum,
3234         .set_tx_csum = ethtool_op_set_tx_csum,
3235         .get_tso = ethtool_op_get_tso,
3236         .set_tso = ethtool_op_set_tso,
3237         .get_rx_csum = sky2_get_rx_csum,
3238         .set_rx_csum = sky2_set_rx_csum,
3239         .get_strings = sky2_get_strings,
3240         .get_coalesce = sky2_get_coalesce,
3241         .set_coalesce = sky2_set_coalesce,
3242         .get_ringparam = sky2_get_ringparam,
3243         .set_ringparam = sky2_set_ringparam,
3244         .get_pauseparam = sky2_get_pauseparam,
3245         .set_pauseparam = sky2_set_pauseparam,
3246         .phys_id = sky2_phys_id,
3247         .get_stats_count = sky2_get_stats_count,
3248         .get_ethtool_stats = sky2_get_ethtool_stats,
3249         .get_perm_addr  = ethtool_op_get_perm_addr,
3250 };
3251
3252 /* Initialize network device */
3253 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3254                                                      unsigned port, int highmem)
3255 {
3256         struct sky2_port *sky2;
3257         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3258
3259         if (!dev) {
3260                 printk(KERN_ERR "sky2 etherdev alloc failed");
3261                 return NULL;
3262         }
3263
3264         SET_MODULE_OWNER(dev);
3265         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3266         dev->irq = hw->pdev->irq;
3267         dev->open = sky2_up;
3268         dev->stop = sky2_down;
3269         dev->do_ioctl = sky2_ioctl;
3270         dev->hard_start_xmit = sky2_xmit_frame;
3271         dev->get_stats = sky2_get_stats;
3272         dev->set_multicast_list = sky2_set_multicast;
3273         dev->set_mac_address = sky2_set_mac_address;
3274         dev->change_mtu = sky2_change_mtu;
3275         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3276         dev->tx_timeout = sky2_tx_timeout;
3277         dev->watchdog_timeo = TX_WATCHDOG;
3278         if (port == 0)
3279                 dev->poll = sky2_poll;
3280         dev->weight = NAPI_WEIGHT;
3281 #ifdef CONFIG_NET_POLL_CONTROLLER
3282         /* Network console (only works on port 0)
3283          * because netpoll makes assumptions about NAPI
3284          */
3285         if (port == 0)
3286                 dev->poll_controller = sky2_netpoll;
3287 #endif
3288
3289         sky2 = netdev_priv(dev);
3290         sky2->netdev = dev;
3291         sky2->hw = hw;
3292         sky2->msg_enable = netif_msg_init(debug, default_msg);
3293
3294         /* Auto speed and flow control */
3295         sky2->autoneg = AUTONEG_ENABLE;
3296         sky2->flow_mode = FC_BOTH;
3297
3298         sky2->duplex = -1;
3299         sky2->speed = -1;
3300         sky2->advertising = sky2_supported_modes(hw);
3301         sky2->rx_csum = 1;
3302
3303         spin_lock_init(&sky2->phy_lock);
3304         sky2->tx_pending = TX_DEF_PENDING;
3305         sky2->rx_pending = RX_DEF_PENDING;
3306
3307         hw->dev[port] = dev;
3308
3309         sky2->port = port;
3310
3311         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3312                 dev->features |= NETIF_F_TSO;
3313         if (highmem)
3314                 dev->features |= NETIF_F_HIGHDMA;
3315         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3316
3317 #ifdef SKY2_VLAN_TAG_USED
3318         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3319         dev->vlan_rx_register = sky2_vlan_rx_register;
3320         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3321 #endif
3322
3323         /* read the mac address */
3324         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3325         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3326
3327         /* device is off until link detection */
3328         netif_carrier_off(dev);
3329         netif_stop_queue(dev);
3330
3331         return dev;
3332 }
3333
3334 static void __devinit sky2_show_addr(struct net_device *dev)
3335 {
3336         const struct sky2_port *sky2 = netdev_priv(dev);
3337
3338         if (netif_msg_probe(sky2))
3339                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3340                        dev->name,
3341                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3342                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3343 }
3344
3345 /* Handle software interrupt used during MSI test */
3346 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
3347 {
3348         struct sky2_hw *hw = dev_id;
3349         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3350
3351         if (status == 0)
3352                 return IRQ_NONE;
3353
3354         if (status & Y2_IS_IRQ_SW) {
3355                 hw->msi = 1;
3356                 wake_up(&hw->msi_wait);
3357                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3358         }
3359         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3360
3361         return IRQ_HANDLED;
3362 }
3363
3364 /* Test interrupt path by forcing a a software IRQ */
3365 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3366 {
3367         struct pci_dev *pdev = hw->pdev;
3368         int err;
3369
3370         init_waitqueue_head (&hw->msi_wait);
3371
3372         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3373
3374         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
3375         if (err) {
3376                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3377                        pci_name(pdev), pdev->irq);
3378                 return err;
3379         }
3380
3381         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3382         sky2_read8(hw, B0_CTST);
3383
3384         wait_event_timeout(hw->msi_wait, hw->msi, HZ/10);
3385
3386         if (!hw->msi) {
3387                 /* MSI test failed, go back to INTx mode */
3388                 printk(KERN_INFO PFX "%s: No interrupt generated using MSI, "
3389                        "switching to INTx mode.\n",
3390                        pci_name(pdev));
3391
3392                 err = -EOPNOTSUPP;
3393                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3394         }
3395
3396         sky2_write32(hw, B0_IMSK, 0);
3397         sky2_read32(hw, B0_IMSK);
3398
3399         free_irq(pdev->irq, hw);
3400
3401         return err;
3402 }
3403
3404 static int __devinit sky2_probe(struct pci_dev *pdev,
3405                                 const struct pci_device_id *ent)
3406 {
3407         struct net_device *dev, *dev1 = NULL;
3408         struct sky2_hw *hw;
3409         int err, pm_cap, using_dac = 0;
3410
3411         err = pci_enable_device(pdev);
3412         if (err) {
3413                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3414                        pci_name(pdev));
3415                 goto err_out;
3416         }
3417
3418         err = pci_request_regions(pdev, DRV_NAME);
3419         if (err) {
3420                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3421                        pci_name(pdev));
3422                 goto err_out;
3423         }
3424
3425         pci_set_master(pdev);
3426
3427         /* Find power-management capability. */
3428         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3429         if (pm_cap == 0) {
3430                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3431                        "aborting.\n");
3432                 err = -EIO;
3433                 goto err_out_free_regions;
3434         }
3435
3436         if (sizeof(dma_addr_t) > sizeof(u32) &&
3437             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3438                 using_dac = 1;
3439                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3440                 if (err < 0) {
3441                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3442                                "for consistent allocations\n", pci_name(pdev));
3443                         goto err_out_free_regions;
3444                 }
3445
3446         } else {
3447                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3448                 if (err) {
3449                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3450                                pci_name(pdev));
3451                         goto err_out_free_regions;
3452                 }
3453         }
3454
3455         err = -ENOMEM;
3456         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3457         if (!hw) {
3458                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3459                        pci_name(pdev));
3460                 goto err_out_free_regions;
3461         }
3462
3463         hw->pdev = pdev;
3464
3465         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3466         if (!hw->regs) {
3467                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3468                        pci_name(pdev));
3469                 goto err_out_free_hw;
3470         }
3471         hw->pm_cap = pm_cap;
3472
3473 #ifdef __BIG_ENDIAN
3474         /* The sk98lin vendor driver uses hardware byte swapping but
3475          * this driver uses software swapping.
3476          */
3477         {
3478                 u32 reg;
3479                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3480                 reg &= ~PCI_REV_DESC;
3481                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3482         }
3483 #endif
3484
3485         /* ring for status responses */
3486         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3487                                          &hw->st_dma);
3488         if (!hw->st_le)
3489                 goto err_out_iounmap;
3490
3491         err = sky2_reset(hw);
3492         if (err)
3493                 goto err_out_iounmap;
3494
3495         printk(KERN_INFO PFX "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3496                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3497                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3498                hw->chip_id, hw->chip_rev);
3499
3500         dev = sky2_init_netdev(hw, 0, using_dac);
3501         if (!dev)
3502                 goto err_out_free_pci;
3503
3504         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3505                 err = sky2_test_msi(hw);
3506                 if (err == -EOPNOTSUPP)
3507                         pci_disable_msi(pdev);
3508                 else if (err)
3509                         goto err_out_free_netdev;
3510         }
3511
3512         err = register_netdev(dev);
3513         if (err) {
3514                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3515                        pci_name(pdev));
3516                 goto err_out_free_netdev;
3517         }
3518
3519         err = request_irq(pdev->irq,  sky2_intr, hw->msi ? 0 : IRQF_SHARED,
3520                           dev->name, hw);
3521         if (err) {
3522                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3523                        pci_name(pdev), pdev->irq);
3524                 goto err_out_unregister;
3525         }
3526         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3527
3528         sky2_show_addr(dev);
3529
3530         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3531                 if (register_netdev(dev1) == 0)
3532                         sky2_show_addr(dev1);
3533                 else {
3534                         /* Failure to register second port need not be fatal */
3535                         printk(KERN_WARNING PFX
3536                                "register of second port failed\n");
3537                         hw->dev[1] = NULL;
3538                         free_netdev(dev1);
3539                 }
3540         }
3541
3542         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3543         INIT_WORK(&hw->restart_work, sky2_restart);
3544
3545         sky2_idle_start(hw);
3546
3547         pci_set_drvdata(pdev, hw);
3548
3549         return 0;
3550
3551 err_out_unregister:
3552         if (hw->msi)
3553                 pci_disable_msi(pdev);
3554         unregister_netdev(dev);
3555 err_out_free_netdev:
3556         free_netdev(dev);
3557 err_out_free_pci:
3558         sky2_write8(hw, B0_CTST, CS_RST_SET);
3559         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3560 err_out_iounmap:
3561         iounmap(hw->regs);
3562 err_out_free_hw:
3563         kfree(hw);
3564 err_out_free_regions:
3565         pci_release_regions(pdev);
3566         pci_disable_device(pdev);
3567 err_out:
3568         return err;
3569 }
3570
3571 static void __devexit sky2_remove(struct pci_dev *pdev)
3572 {
3573         struct sky2_hw *hw = pci_get_drvdata(pdev);
3574         struct net_device *dev0, *dev1;
3575
3576         if (!hw)
3577                 return;
3578
3579         del_timer_sync(&hw->idle_timer);
3580
3581         sky2_write32(hw, B0_IMSK, 0);
3582         synchronize_irq(hw->pdev->irq);
3583
3584         dev0 = hw->dev[0];
3585         dev1 = hw->dev[1];
3586         if (dev1)
3587                 unregister_netdev(dev1);
3588         unregister_netdev(dev0);
3589
3590         sky2_set_power_state(hw, PCI_D3hot);
3591         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3592         sky2_write8(hw, B0_CTST, CS_RST_SET);
3593         sky2_read8(hw, B0_CTST);
3594
3595         free_irq(pdev->irq, hw);
3596         if (hw->msi)
3597                 pci_disable_msi(pdev);
3598         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3599         pci_release_regions(pdev);
3600         pci_disable_device(pdev);
3601
3602         if (dev1)
3603                 free_netdev(dev1);
3604         free_netdev(dev0);
3605         iounmap(hw->regs);
3606         kfree(hw);
3607
3608         pci_set_drvdata(pdev, NULL);
3609 }
3610
3611 #ifdef CONFIG_PM
3612 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3613 {
3614         struct sky2_hw *hw = pci_get_drvdata(pdev);
3615         int i;
3616         pci_power_t pstate = pci_choose_state(pdev, state);
3617
3618         if (!(pstate == PCI_D3hot || pstate == PCI_D3cold))
3619                 return -EINVAL;
3620
3621         del_timer_sync(&hw->idle_timer);
3622         netif_poll_disable(hw->dev[0]);
3623
3624         for (i = 0; i < hw->ports; i++) {
3625                 struct net_device *dev = hw->dev[i];
3626
3627                 if (netif_running(dev)) {
3628                         sky2_down(dev);
3629                         netif_device_detach(dev);
3630                 }
3631         }
3632
3633         sky2_write32(hw, B0_IMSK, 0);
3634         pci_save_state(pdev);
3635         sky2_set_power_state(hw, pstate);
3636         return 0;
3637 }
3638
3639 static int sky2_resume(struct pci_dev *pdev)
3640 {
3641         struct sky2_hw *hw = pci_get_drvdata(pdev);
3642         int i, err;
3643
3644         pci_restore_state(pdev);
3645         pci_enable_wake(pdev, PCI_D0, 0);
3646
3647         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
3648                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3649         sky2_set_power_state(hw, PCI_D0);
3650
3651         err = sky2_reset(hw);
3652         if (err)
3653                 goto out;
3654
3655         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3656
3657         for (i = 0; i < hw->ports; i++) {
3658                 struct net_device *dev = hw->dev[i];
3659                 if (netif_running(dev)) {
3660                         netif_device_attach(dev);
3661
3662                         err = sky2_up(dev);
3663                         if (err) {
3664                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3665                                        dev->name, err);
3666                                 dev_close(dev);
3667                                 goto out;
3668                         }
3669                 }
3670         }
3671
3672         netif_poll_enable(hw->dev[0]);
3673         sky2_idle_start(hw);
3674 out:
3675         return err;
3676 }
3677 #endif
3678
3679 static struct pci_driver sky2_driver = {
3680         .name = DRV_NAME,
3681         .id_table = sky2_id_table,
3682         .probe = sky2_probe,
3683         .remove = __devexit_p(sky2_remove),
3684 #ifdef CONFIG_PM
3685         .suspend = sky2_suspend,
3686         .resume = sky2_resume,
3687 #endif
3688 };
3689
3690 static int __init sky2_init_module(void)
3691 {
3692         return pci_register_driver(&sky2_driver);
3693 }
3694
3695 static void __exit sky2_cleanup_module(void)
3696 {
3697         pci_unregister_driver(&sky2_driver);
3698 }
3699
3700 module_init(sky2_init_module);
3701 module_exit(sky2_cleanup_module);
3702
3703 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3704 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
3705 MODULE_LICENSE("GPL");
3706 MODULE_VERSION(DRV_VERSION);