drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_SA1100_GRAPHICSCLIENT) || \
  43         defined(CONFIG_SA1100_PFS168) || \
  44         defined(CONFIG_SA1100_FLEXANET) || \
  45         defined(CONFIG_SA1100_GRAPHICSMASTER) || \
  46         defined(CONFIG_ARCH_LUBBOCK)
  47
  48 /* We can only do 16-bit reads and writes in the static memory space. */
  49 #define SMC_CAN_USE_8BIT        0
  50 #define SMC_CAN_USE_16BIT       1
  51 #define SMC_CAN_USE_32BIT       0
  52 #define SMC_NOWAIT              1
  53
  54 /* The first two address lines aren't connected... */
  55 #define SMC_IO_SHIFT            2
  56
  57 #define SMC_inw(a, r)           readw((a) + (r))
  58 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  59 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  60 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  61
  62 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
  63
  64 /* We can only do 16-bit reads and writes in the static memory space. */
  65 #define SMC_CAN_USE_8BIT        0
  66 #define SMC_CAN_USE_16BIT       1
  67 #define SMC_CAN_USE_32BIT       0
  68 #define SMC_NOWAIT              1
  69
  70 #define SMC_IO_SHIFT            0
  71
  72 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
  73 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
  74 #define SMC_insw(a, r, p, l)                                            \
  75         do {                                                            \
  76                 unsigned long __port = (a) + (r);                       \
  77                 u16 *__p = (u16 *)(p);                                  \
  78                 int __l = (l);                                          \
  79                 insw(__port, __p, __l);                                 \
  80                 while (__l > 0) {                                       \
  81                         *__p = swab16(*__p);                            \
  82                         __p++;                                          \
  83                         __l--;                                          \
  84                 }                                                       \
  85         } while (0)
  86 #define SMC_outsw(a, r, p, l)                                           \
  87         do {                                                            \
  88                 unsigned long __port = (a) + (r);                       \
  89                 u16 *__p = (u16 *)(p);                                  \
  90                 int __l = (l);                                          \
  91                 while (__l > 0) {                                       \
  92                         /* Believe it or not, the swab isn't needed. */ \
  93                         outw( /* swab16 */ (*__p++), __port);           \
  94                         __l--;                                          \
  95                 }                                                       \
  96         } while (0)
  97 #define set_irq_type(irq, type)
  98
  99 #elif defined(CONFIG_SA1100_ASSABET)
 100
 101 #include <asm/arch/neponset.h>
 102
 103 /* We can only do 8-bit reads and writes in the static memory space. */
 104 #define SMC_CAN_USE_8BIT        1
 105 #define SMC_CAN_USE_16BIT       0
 106 #define SMC_CAN_USE_32BIT       0
 107 #define SMC_NOWAIT              1
 108
 109 /* The first two address lines aren't connected... */
 110 #define SMC_IO_SHIFT            2
 111
 112 #define SMC_inb(a, r)           readb((a) + (r))
 113 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 114 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 115 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 116
 117 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 118         defined(CONFIG_MACH_MAINSTONE) || \
 119         defined(CONFIG_ARCH_PXA_IDP) || \
 120         defined(CONFIG_ARCH_RAMSES)
 121
 122 #define SMC_CAN_USE_8BIT        1
 123 #define SMC_CAN_USE_16BIT       1
 124 #define SMC_CAN_USE_32BIT       1
 125 #define SMC_IO_SHIFT            0
 126 #define SMC_NOWAIT              1
 127 #define SMC_USE_PXA_DMA         1
 128
 129 #define SMC_inb(a, r)           readb((a) + (r))
 130 #define SMC_inw(a, r)           readw((a) + (r))
 131 #define SMC_inl(a, r)           readl((a) + (r))
 132 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 133 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 134 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 135 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 136
 137 /* We actually can't write halfwords properly if not word aligned */
 138 static inline void
 139 SMC_outw(u16 val, unsigned long ioaddr, int reg)
 140 {
 141         if (reg & 2) {
 142                 unsigned int v = val << 16;
 143                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 144                 writel(v, ioaddr + (reg & ~2));
 145         } else {
 146                 writew(val, ioaddr + reg);
 147         }
 148 }
 149
 150 #elif   defined(CONFIG_ISA)
 151
 152 #define SMC_CAN_USE_8BIT        1
 153 #define SMC_CAN_USE_16BIT       1
 154 #define SMC_CAN_USE_32BIT       0
 155
 156 #define SMC_inb(a, r)           inb((a) + (r))
 157 #define SMC_inw(a, r)           inw((a) + (r))
 158 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 159 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 160 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 161 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 162
 163 #else
 164
 165 #define SMC_CAN_USE_8BIT        1
 166 #define SMC_CAN_USE_16BIT       1
 167 #define SMC_CAN_USE_32BIT       1
 168 #define SMC_NOWAIT              1
 169
 170 #define SMC_inb(a, r)           readb((a) + (r))
 171 #define SMC_inw(a, r)           readw((a) + (r))
 172 #define SMC_inl(a, r)           readl((a) + (r))
 173 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 174 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 175 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 176 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 177 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 178
 179 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 180 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 181
 182 #endif
 183
 184
 185 #ifdef SMC_USE_PXA_DMA
 186 /*
 187  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 188  * always happening in irq context so no need to worry about races.  TX is
 189  * different and probably not worth it for that reason, and not as critical
 190  * as RX which can overrun memory and lose packets.
 191  */
 192 #include <linux/pci.h>
 193 #include <asm/dma.h>
 194
 195 #ifdef SMC_insl
 196 #undef SMC_insl
 197 #define SMC_insl(a, r, p, l) \
 198         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 199 static inline void
 200 smc_pxa_dma_insl(u_long ioaddr, u_long physaddr, int reg, int dma,
 201                  u_char *buf, int len)
 202 {
 203         dma_addr_t dmabuf;
 204
 205         /* fallback if no DMA available */
 206         if (dma == (unsigned char)-1) {
 207                 readsl(ioaddr + reg, buf, len);
 208                 return;
 209         }
 210
 211         /* 64 bit alignment is required for memory to memory DMA */
 212         if ((long)buf & 4) {
 213                 *((u32 *)buf)++ = SMC_inl(ioaddr, reg);
 214                 len--;
 215         }
 216
 217         len *= 4;
 218         dmabuf = dma_map_single(NULL, buf, len, PCI_DMA_FROMDEVICE);
 219         DCSR(dma) = DCSR_NODESC;
 220         DTADR(dma) = dmabuf;
 221         DSADR(dma) = physaddr + reg;
 222         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 223                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 224         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 225         while (!(DCSR(dma) & DCSR_STOPSTATE));
 226         DCSR(dma) = 0;
 227         dma_unmap_single(NULL, dmabuf, len, PCI_DMA_FROMDEVICE);
 228 }
 229 #endif
 230
 231 #ifdef SMC_insw
 232 #undef SMC_insw
 233 #define SMC_insw(a, r, p, l) \
 234         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 235 static inline void
 236 smc_pxa_dma_insw(u_long ioaddr, u_long physaddr, int reg, int dma,
 237                  u_char *buf, int len)
 238 {
 239         dma_addr_t dmabuf;
 240
 241         /* fallback if no DMA available */
 242         if (dma == (unsigned char)-1) {
 243                 readsw(ioaddr + reg, buf, len);
 244                 return;
 245         }
 246
 247         /* 64 bit alignment is required for memory to memory DMA */
 248         while ((long)buf & 6) {
 249                 *((u16 *)buf)++ = SMC_inw(ioaddr, reg);
 250                 len--;
 251         }
 252
 253         len *= 2;
 254         dmabuf = dma_map_single(NULL, buf, len, PCI_DMA_FROMDEVICE);
 255         DCSR(dma) = DCSR_NODESC;
 256         DTADR(dma) = dmabuf;
 257         DSADR(dma) = physaddr + reg;
 258         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 259                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 260         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 261         while (!(DCSR(dma) & DCSR_STOPSTATE));
 262         DCSR(dma) = 0;
 263         dma_unmap_single(NULL, dmabuf, len, PCI_DMA_FROMDEVICE);
 264 }
 265 #endif
 266
 267 static void
 268 smc_pxa_dma_irq(int dma, void *dummy, struct pt_regs *regs)
 269 {
 270         DCSR(dma) = 0;
 271 }
 272 #endif  /* SMC_USE_PXA_DMA */
 273
 274
 275 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 276 #ifndef SMC_IO_SHIFT
 277 #define SMC_IO_SHIFT    0
 278 #endif
 279 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 280
 281
 282 /*
 283  . Bank Select Register:
 284  .
 285  .              yyyy yyyy 0000 00xx
 286  .              xx              = bank number
 287  .              yyyy yyyy       = 0x33, for identification purposes.
 288 */
 289 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 290
 291
 292 // Transmit Control Register
 293 /* BANK 0  */
 294 #define TCR_REG         SMC_REG(0x0000, 0)
 295 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 296 #define TCR_LOOP        0x0002  // Controls output pin LBK
 297 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 298 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 299 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 300 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 301 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 302 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 303 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 304 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 305
 306 #define TCR_CLEAR       0       /* do NOTHING */
 307 /* the default settings for the TCR register : */
 308 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 309
 310
 311 // EPH Status Register
 312 /* BANK 0  */
 313 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 314 #define ES_TX_SUC       0x0001  // Last TX was successful
 315 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 316 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 317 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 318 #define ES_16COL        0x0010  // 16 Collisions Reached
 319 #define ES_SQET         0x0020  // Signal Quality Error Test
 320 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 321 #define ES_TXDEFR       0x0080  // Transmit Deferred
 322 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 323 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 324 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 325 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 326 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 327 #define ES_TXUNRN       0x8000  // Tx Underrun
 328
 329
 330 // Receive Control Register
 331 /* BANK 0  */
 332 #define RCR_REG         SMC_REG(0x0004, 0)
 333 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 334 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 335 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 336 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 337 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 338 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 339 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 340 #define RCR_SOFTRST     0x8000  // resets the chip
 341
 342 /* the normal settings for the RCR register : */
 343 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 344 #define RCR_CLEAR       0x0     // set it to a base state
 345
 346
 347 // Counter Register
 348 /* BANK 0  */
 349 #define COUNTER_REG     SMC_REG(0x0006, 0)
 350
 351
 352 // Memory Information Register
 353 /* BANK 0  */
 354 #define MIR_REG         SMC_REG(0x0008, 0)
 355
 356
 357 // Receive/Phy Control Register
 358 /* BANK 0  */
 359 #define RPC_REG         SMC_REG(0x000A, 0)
 360 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 361 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 362 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 363 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 364 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 365 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 366 #define RPC_LED_RES     (0x01)  // LED = Reserved
 367 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 368 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 369 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 370 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 371 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 372 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 373
 374 #ifndef RPC_LSA_DEFAULT
 375 #define RPC_LSA_DEFAULT RPC_LED_100
 376 #endif
 377 #ifndef RPC_LSB_DEFAULT
 378 #define RPC_LSB_DEFAULT RPC_LED_FD
 379 #endif
 380
 381 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 382
 383
 384 /* Bank 0 0x0C is reserved */
 385
 386 // Bank Select Register
 387 /* All Banks */
 388 #define BSR_REG         0x000E
 389
 390
 391 // Configuration Reg
 392 /* BANK 1 */
 393 #define CONFIG_REG      SMC_REG(0x0000, 1)
 394 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 395 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 396 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 397 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 398
 399 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 400 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 401
 402
 403 // Base Address Register
 404 /* BANK 1 */
 405 #define BASE_REG        SMC_REG(0x0002, 1)
 406
 407
 408 // Individual Address Registers
 409 /* BANK 1 */
 410 #define ADDR0_REG       SMC_REG(0x0004, 1)
 411 #define ADDR1_REG       SMC_REG(0x0006, 1)
 412 #define ADDR2_REG       SMC_REG(0x0008, 1)
 413
 414
 415 // General Purpose Register
 416 /* BANK 1 */
 417 #define GP_REG          SMC_REG(0x000A, 1)
 418
 419
 420 // Control Register
 421 /* BANK 1 */
 422 #define CTL_REG         SMC_REG(0x000C, 1)
 423 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 424 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 425 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 426 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 427 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 428 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 429 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 430 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 431
 432
 433 // MMU Command Register
 434 /* BANK 2 */
 435 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 436 #define MC_BUSY         1       // When 1 the last release has not completed
 437 #define MC_NOP          (0<<5)  // No Op
 438 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 439 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 440 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 441 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 442 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 443 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 444 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 445
 446
 447 // Packet Number Register
 448 /* BANK 2 */
 449 #define PN_REG          SMC_REG(0x0002, 2)
 450
 451
 452 // Allocation Result Register
 453 /* BANK 2 */
 454 #define AR_REG          SMC_REG(0x0003, 2)
 455 #define AR_FAILED       0x80    // Alocation Failed
 456
 457
 458 // TX FIFO Ports Register
 459 /* BANK 2 */
 460 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 461 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 462
 463 // RX FIFO Ports Register
 464 /* BANK 2 */
 465 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 466 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 467
 468 #define FIFO_REG        SMC_REG(0x0004, 2)
 469
 470 // Pointer Register
 471 /* BANK 2 */
 472 #define PTR_REG         SMC_REG(0x0006, 2)
 473 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 474 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 475 #define PTR_READ        0x2000 // When 1 the operation is a read
 476
 477
 478 // Data Register
 479 /* BANK 2 */
 480 #define DATA_REG        SMC_REG(0x0008, 2)
 481
 482
 483 // Interrupt Status/Acknowledge Register
 484 /* BANK 2 */
 485 #define INT_REG         SMC_REG(0x000C, 2)
 486
 487
 488 // Interrupt Mask Register
 489 /* BANK 2 */
 490 #define IM_REG          SMC_REG(0x000D, 2)
 491 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 492 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 493 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 494 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 495 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 496 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 497 #define IM_TX_INT       0x02 // Transmit Interrupt
 498 #define IM_RCV_INT      0x01 // Receive Interrupt
 499
 500
 501 // Multicast Table Registers
 502 /* BANK 3 */
 503 #define MCAST_REG1      SMC_REG(0x0000, 3)
 504 #define MCAST_REG2      SMC_REG(0x0002, 3)
 505 #define MCAST_REG3      SMC_REG(0x0004, 3)
 506 #define MCAST_REG4      SMC_REG(0x0006, 3)
 507
 508
 509 // Management Interface Register (MII)
 510 /* BANK 3 */
 511 #define MII_REG         SMC_REG(0x0008, 3)
 512 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 513 #define MII_MDOE        0x0008 // MII Output Enable
 514 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 515 #define MII_MDI         0x0002 // MII Input, pin MDI
 516 #define MII_MDO         0x0001 // MII Output, pin MDO
 517
 518
 519 // Revision Register
 520 /* BANK 3 */
 521 /* ( hi: chip id   low: rev # ) */
 522 #define REV_REG         SMC_REG(0x000A, 3)
 523
 524
 525 // Early RCV Register
 526 /* BANK 3 */
 527 /* this is NOT on SMC9192 */
 528 #define ERCV_REG        SMC_REG(0x000C, 3)
 529 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 530 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 531
 532
 533 // External Register
 534 /* BANK 7 */
 535 #define EXT_REG         SMC_REG(0x0000, 7)
 536
 537
 538 #define CHIP_9192       3
 539 #define CHIP_9194       4
 540 #define CHIP_9195       5
 541 #define CHIP_9196       6
 542 #define CHIP_91100      7
 543 #define CHIP_91100FD    8
 544 #define CHIP_91111FD    9
 545
 546 static const char * chip_ids[ 16 ] =  {
 547         NULL, NULL, NULL,
 548         /* 3 */ "SMC91C90/91C92",
 549         /* 4 */ "SMC91C94",
 550         /* 5 */ "SMC91C95",
 551         /* 6 */ "SMC91C96",
 552         /* 7 */ "SMC91C100",
 553         /* 8 */ "SMC91C100FD",
 554         /* 9 */ "SMC91C11xFD",
 555         NULL, NULL, NULL,
 556         NULL, NULL, NULL};
 557
 558
 559 /*
 560  . Transmit status bits
 561 */
 562 #define TS_SUCCESS 0x0001
 563 #define TS_LOSTCAR 0x0400
 564 #define TS_LATCOL  0x0200
 565 #define TS_16COL   0x0010
 566
 567 /*
 568  . Receive status bits
 569 */
 570 #define RS_ALGNERR      0x8000
 571 #define RS_BRODCAST     0x4000
 572 #define RS_BADCRC       0x2000
 573 #define RS_ODDFRAME     0x1000
 574 #define RS_TOOLONG      0x0800
 575 #define RS_TOOSHORT     0x0400
 576 #define RS_MULTICAST    0x0001
 577 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 578
 579
 580 /*
 581  * PHY IDs
 582  *  LAN83C183 == LAN91C111 Internal PHY
 583  */
 584 #define PHY_LAN83C183   0x0016f840
 585 #define PHY_LAN83C180   0x02821c50
 586
 587 /*
 588  * PHY Register Addresses (LAN91C111 Internal PHY)
 589  *
 590  * Generic PHY registers can be found in <linux/mii.h>
 591  *
 592  * These phy registers are specific to our on-board phy.
 593  */
 594
 595 // PHY Configuration Register 1
 596 #define PHY_CFG1_REG            0x10
 597 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 598 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 599 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 600 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 601 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 602 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 603 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 604 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 605 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 606 #define PHY_CFG1_TLVL_MASK      0x003C
 607 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 608
 609
 610 // PHY Configuration Register 2
 611 #define PHY_CFG2_REG            0x11
 612 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 613 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 614 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 615 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 616
 617 // PHY Status Output (and Interrupt status) Register
 618 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 619 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 620 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 621 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 622 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 623 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 624 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 625 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 626 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 627 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 628 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 629
 630 // PHY Interrupt/Status Mask Register
 631 #define PHY_MASK_REG            0x13    // Interrupt Mask
 632 // Uses the same bit definitions as PHY_INT_REG
 633
 634
 635 /*
 636  * SMC91C96 ethernet config and status registers.
 637  * These are in the "attribute" space.
 638  */
 639 #define ECOR                    0x8000
 640 #define ECOR_RESET              0x80
 641 #define ECOR_LEVEL_IRQ          0x40
 642 #define ECOR_WR_ATTRIB          0x04
 643 #define ECOR_ENABLE             0x01
 644
 645 #define ECSR                    0x8002
 646 #define ECSR_IOIS8              0x20
 647 #define ECSR_PWRDWN             0x04
 648 #define ECSR_INT                0x02
 649
 650 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 651
 652
 653 /*
 654  * Macros to abstract register access according to the data bus
 655  * capabilities.  Please use those and not the in/out primitives.
 656  * Note: the following macros do *not* select the bank -- this must
 657  * be done separately as needed in the main code.  The SMC_REG() macro
 658  * only uses the bank argument for debugging purposes (when enabled).
 659  */
 660
 661 #if SMC_DEBUG > 0
 662 #define SMC_REG(reg, bank)                                              \
 663         ({                                                              \
 664                 int __b = SMC_CURRENT_BANK();                           \
 665                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 666                         printk( "%s: bank reg screwed (0x%04x)\n",      \
 667                                 CARDNAME, __b );                        \
 668                         BUG();                                          \
 669                 }                                                       \
 670                 reg<<SMC_IO_SHIFT;                                      \
 671         })
 672 #else
 673 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
 674 #endif
 675
 676 #if SMC_CAN_USE_8BIT
 677 #define SMC_GET_PN()            SMC_inb( ioaddr, PN_REG )
 678 #define SMC_SET_PN(x)           SMC_outb( x, ioaddr, PN_REG )
 679 #define SMC_GET_AR()            SMC_inb( ioaddr, AR_REG )
 680 #define SMC_GET_TXFIFO()        SMC_inb( ioaddr, TXFIFO_REG )
 681 #define SMC_GET_RXFIFO()        SMC_inb( ioaddr, RXFIFO_REG )
 682 #define SMC_GET_INT()           SMC_inb( ioaddr, INT_REG )
 683 #define SMC_ACK_INT(x)          SMC_outb( x, ioaddr, INT_REG )
 684 #define SMC_GET_INT_MASK()      SMC_inb( ioaddr, IM_REG )
 685 #define SMC_SET_INT_MASK(x)     SMC_outb( x, ioaddr, IM_REG )
 686 #else
 687 #define SMC_GET_PN()            (SMC_inw( ioaddr, PN_REG ) & 0xFF)
 688 #define SMC_SET_PN(x)           SMC_outw( x, ioaddr, PN_REG )
 689 #define SMC_GET_AR()            (SMC_inw( ioaddr, PN_REG ) >> 8)
 690 #define SMC_GET_TXFIFO()        (SMC_inw( ioaddr, TXFIFO_REG ) & 0xFF)
 691 #define SMC_GET_RXFIFO()        (SMC_inw( ioaddr, TXFIFO_REG ) >> 8)
 692 #define SMC_GET_INT()           (SMC_inw( ioaddr, INT_REG ) & 0xFF)
 693 #define SMC_ACK_INT(x)                                                  \
 694         do {                                                            \
 695                 unsigned long __flags;                                  \
 696                 int __mask;                                             \
 697                 local_irq_save(__flags);                                \
 698                 __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;            \
 699                 SMC_outw( __mask | (x), ioaddr, INT_REG );              \
 700                 local_irq_restore(__flags);                             \
 701         } while (0)
 702 #define SMC_GET_INT_MASK()      (SMC_inw( ioaddr, INT_REG ) >> 8)
 703 #define SMC_SET_INT_MASK(x)     SMC_outw( (x) << 8, ioaddr, INT_REG )
 704 #endif
 705
 706 #define SMC_CURRENT_BANK()      SMC_inw( ioaddr, BANK_SELECT )
 707 #define SMC_SELECT_BANK(x)      SMC_outw( x, ioaddr, BANK_SELECT )
 708 #define SMC_GET_BASE()          SMC_inw( ioaddr, BASE_REG )
 709 #define SMC_SET_BASE(x)         SMC_outw( x, ioaddr, BASE_REG )
 710 #define SMC_GET_CONFIG()        SMC_inw( ioaddr, CONFIG_REG )
 711 #define SMC_SET_CONFIG(x)       SMC_outw( x, ioaddr, CONFIG_REG )
 712 #define SMC_GET_COUNTER()       SMC_inw( ioaddr, COUNTER_REG )
 713 #define SMC_GET_CTL()           SMC_inw( ioaddr, CTL_REG )
 714 #define SMC_SET_CTL(x)          SMC_outw( x, ioaddr, CTL_REG )
 715 #define SMC_GET_MII()           SMC_inw( ioaddr, MII_REG )
 716 #define SMC_SET_MII(x)          SMC_outw( x, ioaddr, MII_REG )
 717 #define SMC_GET_MIR()           SMC_inw( ioaddr, MIR_REG )
 718 #define SMC_SET_MIR(x)          SMC_outw( x, ioaddr, MIR_REG )
 719 #define SMC_GET_MMU_CMD()       SMC_inw( ioaddr, MMU_CMD_REG )
 720 #define SMC_SET_MMU_CMD(x)      SMC_outw( x, ioaddr, MMU_CMD_REG )
 721 #define SMC_GET_FIFO()          SMC_inw( ioaddr, FIFO_REG )
 722 #define SMC_GET_PTR()           SMC_inw( ioaddr, PTR_REG )
 723 #define SMC_SET_PTR(x)          SMC_outw( x, ioaddr, PTR_REG )
 724 #define SMC_GET_RCR()           SMC_inw( ioaddr, RCR_REG )
 725 #define SMC_SET_RCR(x)          SMC_outw( x, ioaddr, RCR_REG )
 726 #define SMC_GET_REV()           SMC_inw( ioaddr, REV_REG )
 727 #define SMC_GET_RPC()           SMC_inw( ioaddr, RPC_REG )
 728 #define SMC_SET_RPC(x)          SMC_outw( x, ioaddr, RPC_REG )
 729 #define SMC_GET_TCR()           SMC_inw( ioaddr, TCR_REG )
 730 #define SMC_SET_TCR(x)          SMC_outw( x, ioaddr, TCR_REG )
 731
 732 #ifndef SMC_GET_MAC_ADDR
 733 #define SMC_GET_MAC_ADDR(addr)                                          \
 734         do {                                                            \
 735                 unsigned int __v;                                       \
 736                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
 737                 addr[0] = __v; addr[1] = __v >> 8;                      \
 738                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
 739                 addr[2] = __v; addr[3] = __v >> 8;                      \
 740                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
 741                 addr[4] = __v; addr[5] = __v >> 8;                      \
 742         } while (0)
 743 #endif
 744
 745 #define SMC_SET_MAC_ADDR(addr)                                          \
 746         do {                                                            \
 747                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
 748                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
 749                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
 750         } while (0)
 751
 752 #define SMC_CLEAR_MCAST()                                               \
 753         do {                                                            \
 754                 SMC_outw( 0, ioaddr, MCAST_REG1 );                      \
 755                 SMC_outw( 0, ioaddr, MCAST_REG2 );                      \
 756                 SMC_outw( 0, ioaddr, MCAST_REG3 );                      \
 757                 SMC_outw( 0, ioaddr, MCAST_REG4 );                      \
 758         } while (0)
 759 #define SMC_SET_MCAST(x)                                                \
 760         do {                                                            \
 761                 unsigned char *mt = (x);                                \
 762                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
 763                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
 764                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
 765                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
 766         } while (0)
 767
 768 #if SMC_CAN_USE_32BIT
 769 /*
 770  * Some setups just can't write 8 or 16 bits reliably when not aligned
 771  * to a 32 bit boundary.  I tell you that exists!
 772  * We re-do the ones here that can be easily worked around if they can have
 773  * their low parts written to 0 without adverse effects.
 774  */
 775 #undef SMC_SELECT_BANK
 776 #define SMC_SELECT_BANK(x)      SMC_outl( (x)<<16, ioaddr, 12<<SMC_IO_SHIFT )
 777 #undef SMC_SET_RPC
 778 #define SMC_SET_RPC(x)          SMC_outl( (x)<<16, ioaddr, SMC_REG(8, 0) )
 779 #undef SMC_SET_PN
 780 #define SMC_SET_PN(x)           SMC_outl( (x)<<16, ioaddr, SMC_REG(0, 2) )
 781 #undef SMC_SET_PTR
 782 #define SMC_SET_PTR(x)          SMC_outl( (x)<<16, ioaddr, SMC_REG(4, 2) )
 783 #endif
 784
 785 #if SMC_CAN_USE_32BIT
 786 #define SMC_PUT_PKT_HDR(status, length)                                 \
 787         SMC_outl( (status) | (length) << 16, ioaddr, DATA_REG )
 788 #define SMC_GET_PKT_HDR(status, length)                                 \
 789         do {                                                            \
 790                 unsigned int __val = SMC_inl( ioaddr, DATA_REG );       \
 791                 (status) = __val & 0xffff;                              \
 792                 (length) = __val >> 16;                                 \
 793         } while (0)
 794 #else
 795 #define SMC_PUT_PKT_HDR(status, length)                                 \
 796         do {                                                            \
 797                 SMC_outw( status, ioaddr, DATA_REG );                   \
 798                 SMC_outw( length, ioaddr, DATA_REG );                   \
 799         } while (0)
 800 #define SMC_GET_PKT_HDR(status, length)                                 \
 801         do {                                                            \
 802                 (status) = SMC_inw( ioaddr, DATA_REG );                 \
 803                 (length) = SMC_inw( ioaddr, DATA_REG );                 \
 804         } while (0)
 805 #endif
 806
 807 #if SMC_CAN_USE_32BIT
 808 #define SMC_PUSH_DATA(p, l)                                             \
 809         do {                                                            \
 810                 char *__ptr = (p);                                      \
 811                 int __len = (l);                                        \
 812                 if (__len >= 2 && (long)__ptr & 2) {                    \
 813                         __len -= 2;                                     \
 814                         SMC_outw( *((u16 *)__ptr)++, ioaddr, DATA_REG );\
 815                 }                                                       \
 816                 SMC_outsl( ioaddr, DATA_REG, __ptr, __len >> 2);        \
 817                 if (__len & 2) {                                        \
 818                         __ptr += (__len & ~3);                          \
 819                         SMC_outw( *((u16 *)__ptr), ioaddr, DATA_REG );  \
 820                 }                                                       \
 821         } while (0)
 822 #define SMC_PULL_DATA(p, l)                                             \
 823         do {                                                            \
 824                 char *__ptr = (p);                                      \
 825                 int __len = (l);                                        \
 826                 if ((long)__ptr & 2) {                                  \
 827                         /*                                              \
 828                          * We want 32bit alignment here.                \
 829                          * Since some buses perform a full 32bit        \
 830                          * fetch even for 16bit data we can't use       \
 831                          * SMC_inw() here.  Back both source (on chip   \
 832                          * and destination) pointers of 2 bytes.        \
 833                          */                                             \
 834                         (long)__ptr &= ~2;                              \
 835                         __len += 2;                                     \
 836                         SMC_SET_PTR( 2|PTR_READ|PTR_RCV|PTR_AUTOINC );  \
 837                 }                                                       \
 838                 __len += 2;                                             \
 839                 SMC_insl( ioaddr, DATA_REG, __ptr, __len >> 2);         \
 840         } while (0)
 841 #elif SMC_CAN_USE_16BIT
 842 #define SMC_PUSH_DATA(p, l)     SMC_outsw( ioaddr, DATA_REG, p, (l) >> 1 )
 843 #define SMC_PULL_DATA(p, l)     SMC_insw ( ioaddr, DATA_REG, p, (l) >> 1 )
 844 #elif SMC_CAN_USE_8BIT
 845 #define SMC_PUSH_DATA(p, l)     SMC_outsb( ioaddr, DATA_REG, p, l )
 846 #define SMC_PULL_DATA(p, l)     SMC_insb ( ioaddr, DATA_REG, p, l )
 847 #endif
 848
 849 #if ! SMC_CAN_USE_16BIT
 850 #define SMC_outw(x, ioaddr, reg)                                        \
 851         do {                                                            \
 852                 unsigned int __val16 = (x);                             \
 853                 SMC_outb( __val16, ioaddr, reg );                       \
 854                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 855         } while (0)
 856 #define SMC_inw(ioaddr, reg)                                            \
 857         ({                                                              \
 858                 unsigned int __val16;                                   \
 859                 __val16 =  SMC_inb( ioaddr, reg );                      \
 860                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 861                 __val16;                                                \
 862         })
 863 #endif
 864
 865
 866 #endif  /* _SMC91X_H_ */