drivers/pci/quirks.c

   1 /*
   2  * $Id: quirks.c,v 1.5 1998/05/02 19:24:14 mj Exp $
   3  *
   4  *  This file contains work-arounds for many known PCI hardware
   5  *  bugs.  Devices present only on certain architectures (host
   6  *  bridges et cetera) should be handled in arch-specific code.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  The bridge optimization stuff has been removed. If you really
  11  *  have a silly BIOS which is unable to set your host bridge right,
  12  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  13  */
  14
  15 #include <linux/config.h>
  16 #include <linux/types.h>
  17 #include <linux/kernel.h>
  18 #include <linux/pci.h>
  19 #include <linux/init.h>
  20 #include <linux/delay.h>
  21
  22 #undef DEBUG
  23
  24 /* Deal with broken BIOS'es that neglect to enable passive release,
  25    which can cause problems in combination with the 82441FX/PPro MTRRs */
  26 static void __devinit quirk_passive_release(struct pci_dev *dev)
  27 {
  28         struct pci_dev *d = NULL;
  29         unsigned char dlc;
  30
  31         /* We have to make sure a particular bit is set in the PIIX3
  32            ISA bridge, so we have to go out and find it. */
  33         while ((d = pci_find_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  34                 pci_read_config_byte(d, 0x82, &dlc);
  35                 if (!(dlc & 1<<1)) {
  36                         printk(KERN_ERR "PCI: PIIX3: Enabling Passive Release on %s\n", pci_name(d));
  37                         dlc |= 1<<1;
  38                         pci_write_config_byte(d, 0x82, dlc);
  39                 }
  40         }
  41 }
  42
  43 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  44     but VIA don't answer queries. If you happen to have good contacts at VIA
  45     ask them for me please -- Alan
  46
  47     This appears to be BIOS not version dependent. So presumably there is a
  48     chipset level fix */
  49
  50
  51 int isa_dma_bridge_buggy;               /* Exported */
  52
  53 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
  54 {
  55         if (!isa_dma_bridge_buggy) {
  56                 isa_dma_bridge_buggy=1;
  57                 printk(KERN_INFO "Activating ISA DMA hang workarounds.\n");
  58         }
  59 }
  60
  61 int pci_pci_problems;
  62
  63 /*
  64  *      Chipsets where PCI->PCI transfers vanish or hang
  65  */
  66
  67 static void __devinit quirk_nopcipci(struct pci_dev *dev)
  68 {
  69         if((pci_pci_problems&PCIPCI_FAIL)==0)
  70         {
  71                 printk(KERN_INFO "Disabling direct PCI/PCI transfers.\n");
  72                 pci_pci_problems|=PCIPCI_FAIL;
  73         }
  74 }
  75
  76 /*
  77  *      Triton requires workarounds to be used by the drivers
  78  */
  79
  80 static void __devinit quirk_triton(struct pci_dev *dev)
  81 {
  82         if((pci_pci_problems&PCIPCI_TRITON)==0)
  83         {
  84                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
  85                 pci_pci_problems|=PCIPCI_TRITON;
  86         }
  87 }
  88
  89 /*
  90  *      VIA Apollo KT133 needs PCI latency patch
  91  *      Made according to a windows driver based patch by George E. Breese
  92  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
  93  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
  94  *      the info on which Mr Breese based his work.
  95  *
  96  *      Updated based on further information from the site and also on
  97  *      information provided by VIA
  98  */
  99 static void __devinit quirk_vialatency(struct pci_dev *dev)
 100 {
 101         struct pci_dev *p;
 102         u8 rev;
 103         u8 busarb;
 104         /* Ok we have a potential problem chipset here. Now see if we have
 105            a buggy southbridge */
 106
 107         p=pci_find_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 108         if(p!=NULL)
 109         {
 110                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 111                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 112                 /* Check for buggy part revisions */
 113                 if (rev < 0x40 || rev > 0x42)
 114                         return;
 115         }
 116         else
 117         {
 118                 p = pci_find_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 119                 if(p==NULL)     /* No problem parts */
 120                         return;
 121                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
 122                 /* Check for buggy part revisions */
 123                 if (rev < 0x10 || rev > 0x12)
 124                         return;
 125         }
 126
 127         /*
 128          *      Ok we have the problem. Now set the PCI master grant to
 129          *      occur every master grant. The apparent bug is that under high
 130          *      PCI load (quite common in Linux of course) you can get data
 131          *      loss when the CPU is held off the bus for 3 bus master requests
 132          *      This happens to include the IDE controllers....
 133          *
 134          *      VIA only apply this fix when an SB Live! is present but under
 135          *      both Linux and Windows this isnt enough, and we have seen
 136          *      corruption without SB Live! but with things like 3 UDMA IDE
 137          *      controllers. So we ignore that bit of the VIA recommendation..
 138          */
 139
 140         pci_read_config_byte(dev, 0x76, &busarb);
 141         /* Set bit 4 and bi 5 of byte 76 to 0x01
 142            "Master priority rotation on every PCI master grant */
 143         busarb &= ~(1<<5);
 144         busarb |= (1<<4);
 145         pci_write_config_byte(dev, 0x76, busarb);
 146         printk(KERN_INFO "Applying VIA southbridge workaround.\n");
 147 }
 148
 149 /*
 150  *      VIA Apollo VP3 needs ETBF on BT848/878
 151  */
 152
 153 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 154 {
 155         if((pci_pci_problems&PCIPCI_VIAETBF)==0)
 156         {
 157                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 158                 pci_pci_problems|=PCIPCI_VIAETBF;
 159         }
 160 }
 161 static void __devinit quirk_vsfx(struct pci_dev *dev)
 162 {
 163         if((pci_pci_problems&PCIPCI_VSFX)==0)
 164         {
 165                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 166                 pci_pci_problems|=PCIPCI_VSFX;
 167         }
 168 }
 169
 170 /*
 171  *      Ali Magik requires workarounds to be used by the drivers
 172  *      that DMA to AGP space. Latency must be set to 0xA and triton
 173  *      workaround applied too
 174  *      [Info kindly provided by ALi]
 175  */
 176
 177 static void __init quirk_alimagik(struct pci_dev *dev)
 178 {
 179         if((pci_pci_problems&PCIPCI_ALIMAGIK)==0)
 180         {
 181                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 182                 pci_pci_problems|=PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 183         }
 184 }
 185
 186
 187 /*
 188  *      Natoma has some interesting boundary conditions with Zoran stuff
 189  *      at least
 190  */
 191
 192 static void __devinit quirk_natoma(struct pci_dev *dev)
 193 {
 194         if((pci_pci_problems&PCIPCI_NATOMA)==0)
 195         {
 196                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
 197                 pci_pci_problems|=PCIPCI_NATOMA;
 198         }
 199 }
 200
 201 /*
 202  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 203  *  If it's needed, re-allocate the region.
 204  */
 205
 206 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 207 {
 208         struct resource *r = &dev->resource[0];
 209
 210         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 211                 r->start = 0;
 212                 r->end = 0x3ffffff;
 213         }
 214 }
 215
 216 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region, unsigned size, int nr)
 217 {
 218         region &= ~(size-1);
 219         if (region) {
 220                 struct resource *res = dev->resource + nr;
 221
 222                 res->name = pci_name(dev);
 223                 res->start = region;
 224                 res->end = region + size - 1;
 225                 res->flags = IORESOURCE_IO;
 226                 pci_claim_resource(dev, nr);
 227         }
 228 }
 229
 230 /*
 231  *      ATI Northbridge setups MCE the processor if you even
 232  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 233  */
 234
 235 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 236 {
 237         printk(KERN_INFO "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb.\n");
 238         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 239         request_region(0x3b0, 0x0C, "RadeonIGP");
 240         request_region(0x3d3, 0x01, "RadeonIGP");
 241 }
 242
 243 /*
 244  * Let's make the southbridge information explicit instead
 245  * of having to worry about people probing the ACPI areas,
 246  * for example.. (Yes, it happens, and if you read the wrong
 247  * ACPI register it will put the machine to sleep with no
 248  * way of waking it up again. Bummer).
 249  *
 250  * ALI M7101: Two IO regions pointed to by words at
 251  *      0xE0 (64 bytes of ACPI registers)
 252  *      0xE2 (32 bytes of SMB registers)
 253  */
 254 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 255 {
 256         u16 region;
 257
 258         pci_read_config_word(dev, 0xE0, &region);
 259         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES);
 260         pci_read_config_word(dev, 0xE2, &region);
 261         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1);
 262 }
 263
 264 /*
 265  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 266  *      0x40 (64 bytes of ACPI registers)
 267  *      0x90 (32 bytes of SMB registers)
 268  */
 269 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 270 {
 271         u32 region;
 272
 273         pci_read_config_dword(dev, 0x40, &region);
 274         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES);
 275         pci_read_config_dword(dev, 0x90, &region);
 276         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1);
 277 }
 278
 279 /*
 280  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 281  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 282  *      0x58 (64 bytes of GPIO I/O space)
 283  */
 284 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 285 {
 286         u32 region;
 287
 288         pci_read_config_dword(dev, 0x40, &region);
 289         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES);
 290
 291         pci_read_config_dword(dev, 0x58, &region);
 292         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1);
 293 }
 294
 295 /*
 296  * VIA ACPI: One IO region pointed to by longword at
 297  *      0x48 or 0x20 (256 bytes of ACPI registers)
 298  */
 299 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 300 {
 301         u8 rev;
 302         u32 region;
 303
 304         pci_read_config_byte(dev, PCI_CLASS_REVISION, &rev);
 305         if (rev & 0x10) {
 306                 pci_read_config_dword(dev, 0x48, &region);
 307                 region &= PCI_BASE_ADDRESS_IO_MASK;
 308                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES);
 309         }
 310 }
 311
 312 /*
 313  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 314  *      0x48 (256 bytes of ACPI registers)
 315  *      0x70 (128 bytes of hardware monitoring register)
 316  *      0x90 (16 bytes of SMB registers)
 317  */
 318 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 319 {
 320         u16 hm;
 321         u32 smb;
 322
 323         quirk_vt82c586_acpi(dev);
 324
 325         pci_read_config_word(dev, 0x70, &hm);
 326         hm &= PCI_BASE_ADDRESS_IO_MASK;
 327         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1);
 328
 329         pci_read_config_dword(dev, 0x90, &smb);
 330         smb &= PCI_BASE_ADDRESS_IO_MASK;
 331         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2);
 332 }
 333
 334
 335 #ifdef CONFIG_X86_IO_APIC
 336
 337 #include <asm/io_apic.h>
 338
 339 /*
 340  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 341  * devices to the external APIC.
 342  *
 343  * TODO: When we have device-specific interrupt routers,
 344  * this code will go away from quirks.
 345  */
 346 static void __devinit quirk_via_ioapic(struct pci_dev *dev)
 347 {
 348         u8 tmp;
 349
 350         if (nr_ioapics < 1)
 351                 tmp = 0;    /* nothing routed to external APIC */
 352         else
 353                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 354
 355         printk(KERN_INFO "PCI: %sbling Via external APIC routing\n",
 356                tmp == 0 ? "Disa" : "Ena");
 357
 358         /* Offset 0x58: External APIC IRQ output control */
 359         pci_write_config_byte (dev, 0x58, tmp);
 360 }
 361
 362 /*
 363  * The AMD io apic can hang the box when an apic irq is masked.
 364  * We check all revs >= B0 (yet not in the pre production!) as the bug
 365  * is currently marked NoFix
 366  *
 367  * We have multiple reports of hangs with this chipset that went away with
 368  * noapic specified. For the moment we assume its the errata. We may be wrong
 369  * of course. However the advice is demonstrably good even if so..
 370  */
 371
 372 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 373 {
 374         u8 rev;
 375
 376         pci_read_config_byte(dev, PCI_REVISION_ID, &rev);
 377         if(rev >= 0x02)
 378         {
 379                 printk(KERN_WARNING "I/O APIC: AMD Errata #22 may be present. In the event of instability try\n");
 380                 printk(KERN_WARNING "        : booting with the \"noapic\" option.\n");
 381         }
 382 }
 383
 384 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 385 {
 386         if (dev->devfn == 0 && dev->bus->number == 0)
 387                 sis_apic_bug = 1;
 388 }
 389
 390 #define AMD8131_revA0        0x01
 391 #define AMD8131_revB0        0x11
 392 #define AMD8131_MISC         0x40
 393 #define AMD8131_NIOAMODE_BIT 0
 394
 395 static void __init quirk_amd_8131_ioapic(struct pci_dev *dev)
 396 {
 397         unsigned char revid, tmp;
 398
 399         if (nr_ioapics == 0)
 400                 return;
 401
 402         pci_read_config_byte(dev, PCI_REVISION_ID, &revid);
 403         if (revid == AMD8131_revA0 || revid == AMD8131_revB0) {
 404                 printk(KERN_INFO "Fixing up AMD8131 IOAPIC mode\n");
 405                 pci_read_config_byte( dev, AMD8131_MISC, &tmp);
 406                 tmp &= ~(1 << AMD8131_NIOAMODE_BIT);
 407                 pci_write_config_byte( dev, AMD8131_MISC, tmp);
 408         }
 409 }
 410
 411 #endif /* CONFIG_X86_IO_APIC */
 412
 413
 414 /*
 415  * Via 686A/B:  The PCI_INTERRUPT_LINE register for the on-chip
 416  * devices, USB0/1, AC97, MC97, and ACPI, has an unusual feature:
 417  * when written, it makes an internal connection to the PIC.
 418  * For these devices, this register is defined to be 4 bits wide.
 419  * Normally this is fine.  However for IO-APIC motherboards, or
 420  * non-x86 architectures (yes Via exists on PPC among other places),
 421  * we must mask the PCI_INTERRUPT_LINE value versus 0xf to get
 422  * interrupts delivered properly.
 423  *
 424  * TODO: When we have device-specific interrupt routers,
 425  * quirk_via_irqpic will go away from quirks.
 426  */
 427
 428 /*
 429  * FIXME: it is questionable that quirk_via_acpi
 430  * is needed.  It shows up as an ISA bridge, and does not
 431  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 432  * it seems like setting the pci_dev's 'irq' to the
 433  * value of the ACPI SCI interrupt is only done for convenience.
 434  *      -jgarzik
 435  */
 436 static void __devinit quirk_via_acpi(struct pci_dev *d)
 437 {
 438         /*
 439          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 440          */
 441         u8 irq;
 442         pci_read_config_byte(d, 0x42, &irq);
 443         irq &= 0xf;
 444         if (irq && (irq != 2))
 445                 d->irq = irq;
 446 }
 447
 448 static void __devinit quirk_via_irqpic(struct pci_dev *dev)
 449 {
 450         u8 irq, new_irq = dev->irq & 0xf;
 451
 452         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 453
 454         if (new_irq != irq) {
 455                 printk(KERN_INFO "PCI: Via IRQ fixup for %s, from %d to %d\n",
 456                        pci_name(dev), irq, new_irq);
 457
 458                 udelay(15);
 459                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 460         }
 461 }
 462
 463
 464 /*
 465  * PIIX3 USB: We have to disable USB interrupts that are
 466  * hardwired to PIRQD# and may be shared with an
 467  * external device.
 468  *
 469  * Legacy Support Register (LEGSUP):
 470  *     bit13:  USB PIRQ Enable (USBPIRQDEN),
 471  *     bit4:   Trap/SMI On IRQ Enable (USBSMIEN).
 472  *
 473  * We mask out all r/wc bits, too.
 474  */
 475 static void __devinit quirk_piix3_usb(struct pci_dev *dev)
 476 {
 477         u16 legsup;
 478
 479         pci_read_config_word(dev, 0xc0, &legsup);
 480         legsup &= 0x50ef;
 481         pci_write_config_word(dev, 0xc0, legsup);
 482 }
 483
 484 /*
 485  * VIA VT82C598 has its device ID settable and many BIOSes
 486  * set it to the ID of VT82C597 for backward compatibility.
 487  * We need to switch it off to be able to recognize the real
 488  * type of the chip.
 489  */
 490 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 491 {
 492         pci_write_config_byte(dev, 0xfc, 0);
 493         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 494 }
 495
 496 /*
 497  * CardBus controllers have a legacy base address that enables them
 498  * to respond as i82365 pcmcia controllers.  We don't want them to
 499  * do this even if the Linux CardBus driver is not loaded, because
 500  * the Linux i82365 driver does not (and should not) handle CardBus.
 501  */
 502 static void __devinit quirk_cardbus_legacy(struct pci_dev *dev)
 503 {
 504         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 505                 return;
 506         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 507 }
 508
 509 /*
 510  * Following the PCI ordering rules is optional on the AMD762. I'm not
 511  * sure what the designers were smoking but let's not inhale...
 512  *
 513  * To be fair to AMD, it follows the spec by default, its BIOS people
 514  * who turn it off!
 515  */
 516
 517 static void __devinit quirk_amd_ordering(struct pci_dev *dev)
 518 {
 519         u32 pcic;
 520         pci_read_config_dword(dev, 0x4C, &pcic);
 521         if((pcic&6)!=6)
 522         {
 523                 pcic |= 6;
 524                 printk(KERN_WARNING "BIOS failed to enable PCI standards compliance, fixing this error.\n");
 525                 pci_write_config_dword(dev, 0x4C, pcic);
 526                 pci_read_config_dword(dev, 0x84, &pcic);
 527                 pcic |= (1<<23);        /* Required in this mode */
 528                 pci_write_config_dword(dev, 0x84, pcic);
 529         }
 530 }
 531
 532 /*
 533  *      DreamWorks provided workaround for Dunord I-3000 problem
 534  *
 535  *      This card decodes and responds to addresses not apparently
 536  *      assigned to it. We force a larger allocation to ensure that
 537  *      nothing gets put too close to it.
 538  */
 539
 540 static void __devinit quirk_dunord ( struct pci_dev * dev )
 541 {
 542         struct resource * r = & dev -> resource [ 1 ];
 543         r -> start = 0;
 544         r -> end = 0xffffff;
 545 }
 546
 547 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
 548 {
 549         dev->transparent = 1;
 550 }
 551
 552 /*
 553  * Common misconfiguration of the MediaGX/Geode PCI master that will
 554  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 555  * datasheets found at http://www.national.com/ds/GX for info on what
 556  * these bits do.  <christer@weinigel.se>
 557  */
 558
 559 static void __init quirk_mediagx_master(struct pci_dev *dev)
 560 {
 561         u8 reg;
 562         pci_read_config_byte(dev, 0x41, &reg);
 563         if (reg & 2) {
 564                 reg &= ~2;
 565                 printk(KERN_INFO "PCI: Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
 566                 pci_write_config_byte(dev, 0x41, reg);
 567         }
 568 }
 569
 570 /*
 571  * As per PCI spec, ignore base address registers 0-3 of the IDE controllers
 572  * running in Compatible mode (bits 0 and 2 in the ProgIf for primary and
 573  * secondary channels respectively). If the device reports Compatible mode
 574  * but does use BAR0-3 for address decoding, we assume that firmware has
 575  * programmed these BARs with standard values (0x1f0,0x3f4 and 0x170,0x374).
 576  * Exceptions (if they exist) must be handled in chip/architecture specific
 577  * fixups.
 578  *
 579  * Note: for non x86 people. You may need an arch specific quirk to handle
 580  * moving IDE devices to native mode as well. Some plug in card devices power
 581  * up in compatible mode and assume the BIOS will adjust them.
 582  *
 583  * Q: should we load the 0x1f0,0x3f4 into the registers or zap them as
 584  * we do now ? We don't want is pci_enable_device to come along
 585  * and assign new resources. Both approaches work for that.
 586  */
 587
 588 static void __devinit quirk_ide_bases(struct pci_dev *dev)
 589 {
 590        struct resource *res;
 591        int first_bar = 2, last_bar = 0;
 592
 593        if ((dev->class >> 8) != PCI_CLASS_STORAGE_IDE)
 594                return;
 595
 596        res = &dev->resource[0];
 597
 598        /* primary channel: ProgIf bit 0, BAR0, BAR1 */
 599        if (!(dev->class & 1) && (res[0].flags || res[1].flags)) {
 600                res[0].start = res[0].end = res[0].flags = 0;
 601                res[1].start = res[1].end = res[1].flags = 0;
 602                first_bar = 0;
 603                last_bar = 1;
 604        }
 605
 606        /* secondary channel: ProgIf bit 2, BAR2, BAR3 */
 607        if (!(dev->class & 4) && (res[2].flags || res[3].flags)) {
 608                res[2].start = res[2].end = res[2].flags = 0;
 609                res[3].start = res[3].end = res[3].flags = 0;
 610                last_bar = 3;
 611        }
 612
 613        if (!last_bar)
 614                return;
 615
 616        printk(KERN_INFO "PCI: Ignoring BAR%d-%d of IDE controller %s\n",
 617               first_bar, last_bar, pci_name(dev));
 618 }
 619
 620 /*
 621  *      Ensure C0 rev restreaming is off. This is normally done by
 622  *      the BIOS but in the odd case it is not the results are corruption
 623  *      hence the presence of a Linux check
 624  */
 625
 626 static void __init quirk_disable_pxb(struct pci_dev *pdev)
 627 {
 628         u16 config;
 629         u8 rev;
 630
 631         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev);
 632         if(rev != 0x04)         /* Only C0 requires this */
 633                 return;
 634         pci_read_config_word(pdev, 0x40, &config);
 635         if(config & (1<<6))
 636         {
 637                 config &= ~(1<<6);
 638                 pci_write_config_word(pdev, 0x40, config);
 639                 printk(KERN_INFO "PCI: C0 revision 450NX. Disabling PCI restreaming.\n");
 640         }
 641 }
 642
 643 /*
 644  *      VIA northbridges care about PCI_INTERRUPT_LINE
 645  */
 646
 647 int interrupt_line_quirk;
 648
 649 static void __devinit quirk_via_bridge(struct pci_dev *pdev)
 650 {
 651         if(pdev->devfn == 0)
 652                 interrupt_line_quirk = 1;
 653 }
 654
 655 /*
 656  *      Serverworks CSB5 IDE does not fully support native mode
 657  */
 658 static void __init quirk_svwks_csb5ide(struct pci_dev *pdev)
 659 {
 660         u8 prog;
 661         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 662         if (prog & 5) {
 663                 prog &= ~5;
 664                 pdev->class &= ~5;
 665                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
 666                 /* need to re-assign BARs for compat mode */
 667                 quirk_ide_bases(pdev);
 668         }
 669 }
 670
 671 /* This was originally an Alpha specific thing, but it really fits here.
 672  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
 673  */
 674
 675 static void __init quirk_eisa_bridge(struct pci_dev *dev)
 676 {
 677         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
 678 }
 679
 680 /*
 681  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
 682  * is not activated. The myth is that Asus said that they do not want the
 683  * users to be irritated by just another PCI Device in the Win98 device
 684  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
 685  * package 2.7.0 for details)
 686  *
 687  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
 688  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
 689  * becomes necessary to do this tweak in two steps -- I've chosen the Host
 690  * bridge as trigger.
 691  */
 692
 693 static int __initdata asus_hides_smbus = 0;
 694
 695 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
 696 {
 697         if (likely(dev->subsystem_vendor != PCI_VENDOR_ID_ASUSTEK))
 698                 return;
 699
 700         if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
 701                 switch(dev->subsystem_device) {
 702                 case 0x8070: /* P4B */
 703                 case 0x8088: /* P4B533 */
 704                         asus_hides_smbus = 1;
 705                 }
 706         if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
 707                 switch(dev->subsystem_device) {
 708                 case 0x80b2: /* P4PE */
 709                 case 0x8093: /* P4B533-V */
 710                         asus_hides_smbus = 1;
 711                 }
 712         if ((dev->device == PCI_DEVICE_ID_INTEL_82850_HB) &&
 713             (dev->subsystem_device == 0x8030)) /* P4T533 */
 714                 asus_hides_smbus = 1;
 715         if ((dev->device == PCI_DEVICE_ID_INTEL_7205_0) &&
 716             (dev->subsystem_device == 0x8070)) /* P4G8X Deluxe */
 717                 asus_hides_smbus = 1;
 718         return;
 719 }
 720
 721 static void __init asus_hides_smbus_lpc(struct pci_dev *dev)
 722 {
 723         u16 val;
 724
 725         if (likely(!asus_hides_smbus))
 726                 return;
 727
 728         pci_read_config_word(dev, 0xF2, &val);
 729         if (val & 0x8) {
 730                 pci_write_config_word(dev, 0xF2, val & (~0x8));
 731                 pci_read_config_word(dev, 0xF2, &val);
 732                 if(val & 0x8)
 733                         printk(KERN_INFO "PCI: i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
 734                 else
 735                         printk(KERN_INFO "PCI: Enabled i801 SMBus device\n");
 736         }
 737 }
 738
 739 /*
 740  * SiS 96x south bridge: BIOS typically hides SMBus device...
 741  */
 742 static void __init quirk_sis_96x_smbus(struct pci_dev *dev)
 743 {
 744         u8 val = 0;
 745         printk(KERN_INFO "Enabling SiS 96x SMBus.\n");
 746         pci_read_config_byte(dev, 0x77, &val);
 747         pci_write_config_byte(dev, 0x77, val & ~0x10);
 748         pci_read_config_byte(dev, 0x77, &val);
 749 }
 750
 751 /*
 752  * ... This is further complicated by the fact that some SiS96x south
 753  * bridges pretend to be 85C503/5513 instead.  In that case see if we
 754  * spotted a compatible north bridge to make sure.
 755  * (pci_find_device doesn't work yet)
 756  *
 757  * We can also enable the sis96x bit in the discovery register..
 758  */
 759 static int __devinitdata sis_96x_compatible = 0;
 760
 761 #define SIS_DETECT_REGISTER 0x40
 762
 763 static void __init quirk_sis_503(struct pci_dev *dev)
 764 {
 765         u8 reg;
 766         u16 devid;
 767
 768         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
 769         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
 770         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
 771         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
 772                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
 773                 return;
 774         }
 775
 776         /* Make people aware that we changed the config.. */
 777         printk(KERN_WARNING "Uncovering SIS%x that hid as a SIS503 (compatible=%d)\n", devid, sis_96x_compatible);
 778
 779         /*
 780          * Ok, it now shows up as a 96x.. The 96x quirks are after
 781          * the 503 quirk in the quirk table, so they'll automatically
 782          * run and enable things like the SMBus device
 783          */
 784         dev->device = devid;
 785 }
 786
 787 static void __init quirk_sis_96x_compatible(struct pci_dev *dev)
 788 {
 789         sis_96x_compatible = 1;
 790 }
 791
 792 #ifdef CONFIG_X86_IO_APIC
 793 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
 794 {
 795         int i;
 796
 797         if ((pdev->class >> 8) != 0xff00)
 798                 return;
 799
 800         /* the first BAR is the location of the IO APIC...we must
 801          * not touch this (and it's already covered by the fixmap), so
 802          * forcibly insert it into the resource tree */
 803         if(pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
 804                 insert_resource(&iomem_resource, &pdev->resource[0]);
 805
 806         /* The next five BARs all seem to be rubbish, so just clean
 807          * them out */
 808         for(i=1; i < 6; i++) {
 809                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
 810         }
 811
 812 }
 813 #endif
 814
 815 #ifdef CONFIG_SCSI_SATA
 816 static void __init quirk_intel_ide_combined(struct pci_dev *pdev)
 817 {
 818         u8 prog, comb, tmp;
 819
 820         /*
 821          * Narrow down to Intel SATA PCI devices.
 822          */
 823         switch (pdev->device) {
 824         /* PCI ids taken from drivers/scsi/ata_piix.c */
 825         case 0x24d1:
 826         case 0x24df:
 827         case 0x25a3:
 828         case 0x25b0:
 829         case 0x2651:
 830         case 0x2652:
 831                 break;
 832         default:
 833                 /* we do not handle this PCI device */
 834                 return;
 835         }
 836
 837         /*
 838          * Read combined mode register.
 839          */
 840         pci_read_config_byte(pdev, 0x90, &tmp); /* combined mode reg */
 841         tmp &= 0x6;     /* interesting bits 2:1, PATA primary/secondary */
 842         if (tmp == 0x4)         /* bits 10x */
 843                 comb = (1 << 0);                /* SATA port 0, PATA port 1 */
 844         else if (tmp == 0x6)    /* bits 11x */
 845                 comb = (1 << 2);                /* PATA port 0, SATA port 1 */
 846         else
 847                 return;                         /* not in combined mode */
 848
 849         /*
 850          * Read programming interface register.
 851          * (Tells us if it's legacy or native mode)
 852          */
 853         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
 854
 855         /* if SATA port is in native mode, we're ok. */
 856         if (prog & comb)
 857                 return;
 858
 859         /* SATA port is in legacy mode.  Reserve port so that
 860          * IDE driver does not attempt to use it.  If request_region
 861          * fails, it will be obvious at boot time, so we don't bother
 862          * checking return values.
 863          */
 864         if (comb == (1 << 0))
 865                 request_region(0x1f0, 8, "libata");     /* port 0 */
 866         else
 867                 request_region(0x170, 8, "libata");     /* port 1 */
 868 }
 869 #endif /* CONFIG_SCSI_SATA */
 870
 871 int pciehp_msi_quirk;
 872
 873 static void __devinit quirk_pciehp_msi(struct pci_dev *pdev)
 874 {
 875         pciehp_msi_quirk = 1;
 876 }
 877
 878 /*
 879  *  The main table of quirks.
 880  *
 881  *  Note: any hooks for hotpluggable devices in this table must _NOT_
 882  *        be declared __init.
 883  */
 884
 885 static struct pci_fixup pci_fixups[] __devinitdata = {
 886         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_DUNORD,   PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord },
 887         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release },
 888         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release },
 889         /*
 890          * Its not totally clear which chipsets are the problematic ones
 891          * We know 82C586 and 82C596 variants are affected.
 892          */
 893         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs },
 894         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs },
 895         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs },
 896         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs },
 897         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb },
 898         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs },
 899         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs },
 900         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs },
 901         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_S3,       PCI_DEVICE_ID_S3_868,           quirk_s3_64M },
 902         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_S3,       PCI_DEVICE_ID_S3_968,           quirk_s3_64M },
 903         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton },
 904         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton },
 905         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton },
 906         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton },
 907         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma },
 908         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma },
 909         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma },
 910         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma },
 911         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma },
 912         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma },
 913         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci },
 914         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci },
 915         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_503,           quirk_sis_503 },
 916         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus },
 917         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_645,           quirk_sis_96x_compatible },
 918         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_646,           quirk_sis_96x_compatible },
 919         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_648,           quirk_sis_96x_compatible },
 920         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_650,           quirk_sis_96x_compatible },
 921         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_651,           quirk_sis_96x_compatible },
 922         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_735,           quirk_sis_96x_compatible },
 923         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus },
 924         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus },
 925         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus },
 926         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik },
 927         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik },
 928         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency },
 929         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency },
 930         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361, quirk_vialatency },
 931         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx },
 932         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf },
 933         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id },
 934         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi },
 935         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi },
 936         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi },
 937
 938         /* Intel LPC interface bridges all have 128 bytes of magic ACPI/TCO regs and 64 bytes of GPIO */
 939         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,  quirk_ich4_lpc_acpi },
 940         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,  quirk_ich4_lpc_acpi },
 941         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,  quirk_ich4_lpc_acpi },
 942         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10, quirk_ich4_lpc_acpi },
 943         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,  quirk_ich4_lpc_acpi },
 944         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12, quirk_ich4_lpc_acpi },
 945         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,  quirk_ich4_lpc_acpi },
 946         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12, quirk_ich4_lpc_acpi },
 947         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,  quirk_ich4_lpc_acpi },
 948
 949         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi },
 950         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_2,  quirk_piix3_usb },
 951         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371AB_2,  quirk_piix3_usb },
 952         { PCI_FIXUP_HEADER,     PCI_ANY_ID,             PCI_ANY_ID,                     quirk_ide_bases },
 953         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_ANY_ID,                     quirk_via_bridge },
 954         { PCI_FIXUP_FINAL,      PCI_ANY_ID,             PCI_ANY_ID,                     quirk_cardbus_legacy },
 955
 956 #ifdef CONFIG_X86_IO_APIC
 957         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic },
 958         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic },
 959         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw },
 960         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_APIC,
 961           quirk_amd_8131_ioapic },
 962         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic },
 963 #endif
 964         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi },
 965         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi },
 966         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_2,     quirk_via_irqpic },
 967         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_5,     quirk_via_irqpic },
 968         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686_6,     quirk_via_irqpic },
 969
 970         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering },
 971         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce },
 972         /*
 973          * i82380FB mobile docking controller: its PCI-to-PCI bridge
 974          * is subtractive decoding (transparent), and does indicate this
 975          * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 976          * instead of 0x01.
 977          */
 978         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge },
 979         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_TOSHIBA,  0x605,  quirk_transparent_bridge },
 980
 981         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master },
 982
 983         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide },
 984
 985         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge },
 986
 987         /*
 988          * on Asus P4B boards, the i801SMBus device is disabled at startup.
 989          */
 990         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge },
 991         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge },
 992         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge },
 993         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge },
 994         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc },
 995         { PCI_FIXUP_HEADER,     PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc },
 996
 997 #ifdef CONFIG_SCSI_SATA
 998         /* Fixup BIOSes that configure Parallel ATA (PATA / IDE) and
 999          * Serial ATA (SATA) into the same PCI ID.
1000          */
1001         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_ANY_ID,
1002           quirk_intel_ide_combined },
1003 #endif /* CONFIG_SCSI_SATA */
1004
1005         { PCI_FIXUP_FINAL,      PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_SMCH,       quirk_pciehp_msi },
1006
1007         { 0 }
1008 };
1009
1010
1011 static void pci_do_fixups(struct pci_dev *dev, int pass, struct pci_fixup *f)
1012 {
1013         while (f->pass) {
1014                 if (f->pass == pass &&
1015                     (f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
1016                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
1017 #ifdef DEBUG
1018                         printk(KERN_INFO "PCI: Calling quirk %p for %s\n", f->hook, pci_name(dev));
1019 #endif
1020                         f->hook(dev);
1021                 }
1022                 f++;
1023         }
1024 }
1025
1026 void pci_fixup_device(int pass, struct pci_dev *dev)
1027 {
1028         pci_do_fixups(dev, pass, pcibios_fixups);
1029         pci_do_fixups(dev, pass, pci_fixups);
1030 }
1031
1032 EXPORT_SYMBOL(pciehp_msi_quirk);