drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include "scsi.h"
  36 #include <scsi/scsi_host.h>
  37 #include <linux/libata.h>
  38 #include <asm/io.h>
  39
  40 #define DRV_NAME        "ahci"
  41 #define DRV_VERSION     "1.00"
  42
  43
  44 enum {
  45         AHCI_PCI_BAR            = 5,
  46         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  47         AHCI_DMA_BOUNDARY       = 0xffffffff,
  48         AHCI_USE_CLUSTERING     = 0,
  49         AHCI_CMD_SLOT_SZ        = 32 * 32,
  50         AHCI_RX_FIS_SZ          = 256,
  51         AHCI_CMD_TBL_HDR        = 0x80,
  52         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  53         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  54                                   AHCI_RX_FIS_SZ,
  55         AHCI_IRQ_ON_SG          = (1 << 31),
  56         AHCI_CMD_ATAPI          = (1 << 5),
  57         AHCI_CMD_WRITE          = (1 << 6),
  58
  59         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  60
  61         board_ahci              = 0,
  62
  63         /* global controller registers */
  64         HOST_CAP                = 0x00, /* host capabilities */
  65         HOST_CTL                = 0x04, /* global host control */
  66         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  67         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  68         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  69
  70         /* HOST_CTL bits */
  71         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  72         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  73         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  74
  75         /* HOST_CAP bits */
  76         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  77
  78         /* registers for each SATA port */
  79         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  80         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  81         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  82         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  83         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  84         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  85         PORT_CMD                = 0x18, /* port command */
  86         PORT_TFDATA             = 0x20, /* taskfile data */
  87         PORT_SIG                = 0x24, /* device TF signature */
  88         PORT_CMD_ISSUE          = 0x38, /* command issue */
  89         PORT_SCR                = 0x28, /* SATA phy register block */
  90         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  91         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  92         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  93         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  94
  95         /* PORT_IRQ_{STAT,MASK} bits */
  96         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  97         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
  98         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
  99         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 100         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 101         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 102         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 103         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 104
 105         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 106         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 107         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 108         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 109         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 110         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 111         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 112         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 113         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 114
 115         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 116                                   PORT_IRQ_HBUS_ERR |
 117                                   PORT_IRQ_HBUS_DATA_ERR |
 118                                   PORT_IRQ_IF_ERR,
 119         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 120                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 121                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 122                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 123                                   PORT_IRQ_D2H_REG_FIS,
 124
 125         /* PORT_CMD bits */
 126         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 127         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 128         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 129         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 130         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 131         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 132
 133         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 134         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 135         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 136 };
 137
 138 struct ahci_cmd_hdr {
 139         u32                     opts;
 140         u32                     status;
 141         u32                     tbl_addr;
 142         u32                     tbl_addr_hi;
 143         u32                     reserved[4];
 144 };
 145
 146 struct ahci_sg {
 147         u32                     addr;
 148         u32                     addr_hi;
 149         u32                     reserved;
 150         u32                     flags_size;
 151 };
 152
 153 struct ahci_host_priv {
 154         unsigned long           flags;
 155         u32                     cap;    /* cache of HOST_CAP register */
 156         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 157 };
 158
 159 struct ahci_port_priv {
 160         struct ahci_cmd_hdr     *cmd_slot;
 161         dma_addr_t              cmd_slot_dma;
 162         void                    *cmd_tbl;
 163         dma_addr_t              cmd_tbl_dma;
 164         struct ahci_sg          *cmd_tbl_sg;
 165         void                    *rx_fis;
 166         dma_addr_t              rx_fis_dma;
 167 };
 168
 169 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 170 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 171 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 172 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 173 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 174 static void ahci_phy_reset(struct ata_port *ap);
 175 static void ahci_irq_clear(struct ata_port *ap);
 176 static void ahci_eng_timeout(struct ata_port *ap);
 177 static int ahci_port_start(struct ata_port *ap);
 178 static void ahci_port_stop(struct ata_port *ap);
 179 static void ahci_host_stop(struct ata_host_set *host_set);
 180 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 181 static u8 ahci_check_status(struct ata_port *ap);
 182 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 183
 184 static Scsi_Host_Template ahci_sht = {
 185         .module                 = THIS_MODULE,
 186         .name                   = DRV_NAME,
 187         .ioctl                  = ata_scsi_ioctl,
 188         .queuecommand           = ata_scsi_queuecmd,
 189         .eh_strategy_handler    = ata_scsi_error,
 190         .can_queue              = ATA_DEF_QUEUE,
 191         .this_id                = ATA_SHT_THIS_ID,
 192         .sg_tablesize           = AHCI_MAX_SG,
 193         .max_sectors            = ATA_MAX_SECTORS,
 194         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 195         .emulated               = ATA_SHT_EMULATED,
 196         .use_clustering         = AHCI_USE_CLUSTERING,
 197         .proc_name              = DRV_NAME,
 198         .dma_boundary           = AHCI_DMA_BOUNDARY,
 199         .slave_configure        = ata_scsi_slave_config,
 200         .bios_param             = ata_std_bios_param,
 201 };
 202
 203 static struct ata_port_operations ahci_ops = {
 204         .port_disable           = ata_port_disable,
 205
 206         .check_status           = ahci_check_status,
 207         .dev_select             = ata_noop_dev_select,
 208
 209         .phy_reset              = ahci_phy_reset,
 210
 211         .qc_prep                = ahci_qc_prep,
 212         .qc_issue               = ahci_qc_issue,
 213
 214         .eng_timeout            = ahci_eng_timeout,
 215
 216         .irq_handler            = ahci_interrupt,
 217         .irq_clear              = ahci_irq_clear,
 218
 219         .scr_read               = ahci_scr_read,
 220         .scr_write              = ahci_scr_write,
 221
 222         .port_start             = ahci_port_start,
 223         .port_stop              = ahci_port_stop,
 224         .host_stop              = ahci_host_stop,
 225 };
 226
 227 static struct ata_port_info ahci_port_info[] = {
 228         /* board_ahci */
 229         {
 230                 .sht            = &ahci_sht,
 231                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 232                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 233                                   ATA_FLAG_PIO_DMA,
 234                 .pio_mask       = 0x03, /* pio3-4 */
 235                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 236                 .port_ops       = &ahci_ops,
 237         },
 238 };
 239
 240 static struct pci_device_id ahci_pci_tbl[] = {
 241         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 242           board_ahci },
 243         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 244           board_ahci },
 245         { }     /* terminate list */
 246 };
 247
 248
 249 static struct pci_driver ahci_pci_driver = {
 250         .name                   = DRV_NAME,
 251         .id_table               = ahci_pci_tbl,
 252         .probe                  = ahci_init_one,
 253         .remove                 = ata_pci_remove_one,
 254 };
 255
 256
 257 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 258 {
 259         return base + 0x100 + (port * 0x80);
 260 }
 261
 262 static inline void *ahci_port_base (void *base, unsigned int port)
 263 {
 264         return (void *) ahci_port_base_ul((unsigned long)base, port);
 265 }
 266
 267 static void ahci_host_stop(struct ata_host_set *host_set)
 268 {
 269         struct ahci_host_priv *hpriv = host_set->private_data;
 270         kfree(hpriv);
 271 }
 272
 273 static int ahci_port_start(struct ata_port *ap)
 274 {
 275         struct pci_dev *pdev = ap->host_set->pdev;
 276         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 277         struct ahci_port_priv *pp;
 278         int rc;
 279         void *mem, *mmio = ap->host_set->mmio_base;
 280         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 281         dma_addr_t mem_dma;
 282
 283         rc = ata_port_start(ap);
 284         if (rc)
 285                 return rc;
 286
 287         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 288         if (!pp) {
 289                 rc = -ENOMEM;
 290                 goto err_out;
 291         }
 292         memset(pp, 0, sizeof(*pp));
 293
 294         mem = pci_alloc_consistent(pdev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma);
 295         if (!mem) {
 296                 rc = -ENOMEM;
 297                 goto err_out_kfree;
 298         }
 299         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 300
 301         /*
 302          * First item in chunk of DMA memory: 32-slot command table,
 303          * 32 bytes each in size
 304          */
 305         pp->cmd_slot = mem;
 306         pp->cmd_slot_dma = mem_dma;
 307
 308         mem += AHCI_CMD_SLOT_SZ;
 309         mem_dma += AHCI_CMD_SLOT_SZ;
 310
 311         /*
 312          * Second item: Received-FIS area
 313          */
 314         pp->rx_fis = mem;
 315         pp->rx_fis_dma = mem_dma;
 316
 317         mem += AHCI_RX_FIS_SZ;
 318         mem_dma += AHCI_RX_FIS_SZ;
 319
 320         /*
 321          * Third item: data area for storing a single command
 322          * and its scatter-gather table
 323          */
 324         pp->cmd_tbl = mem;
 325         pp->cmd_tbl_dma = mem_dma;
 326
 327         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 328
 329         ap->private_data = pp;
 330
 331         if (hpriv->cap & HOST_CAP_64)
 332                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 333         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 334         readl(port_mmio + PORT_LST_ADDR); /* flush */
 335
 336         if (hpriv->cap & HOST_CAP_64)
 337                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 338         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 339         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 340
 341         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 342                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 343                PORT_CMD_START, port_mmio + PORT_CMD);
 344         readl(port_mmio + PORT_CMD); /* flush */
 345
 346         return 0;
 347
 348 err_out_kfree:
 349         kfree(pp);
 350 err_out:
 351         ata_port_stop(ap);
 352         return rc;
 353 }
 354
 355
 356 static void ahci_port_stop(struct ata_port *ap)
 357 {
 358         struct pci_dev *pdev = ap->host_set->pdev;
 359         struct ahci_port_priv *pp = ap->private_data;
 360         void *mmio = ap->host_set->mmio_base;
 361         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 362         u32 tmp;
 363
 364         tmp = readl(port_mmio + PORT_CMD);
 365         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 366         writel(tmp, port_mmio + PORT_CMD);
 367         readl(port_mmio + PORT_CMD); /* flush */
 368
 369         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 370          * this is slightly incorrect.
 371          */
 372         msleep(500);
 373
 374         ap->private_data = NULL;
 375         pci_free_consistent(pdev, AHCI_PORT_PRIV_DMA_SZ,
 376                             pp->cmd_slot, pp->cmd_slot_dma);
 377         kfree(pp);
 378         ata_port_stop(ap);
 379 }
 380
 381 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 382 {
 383         unsigned int sc_reg;
 384
 385         switch (sc_reg_in) {
 386         case SCR_STATUS:        sc_reg = 0; break;
 387         case SCR_CONTROL:       sc_reg = 1; break;
 388         case SCR_ERROR:         sc_reg = 2; break;
 389         case SCR_ACTIVE:        sc_reg = 3; break;
 390         default:
 391                 return 0xffffffffU;
 392         }
 393
 394         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 395 }
 396
 397
 398 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 399                                u32 val)
 400 {
 401         unsigned int sc_reg;
 402
 403         switch (sc_reg_in) {
 404         case SCR_STATUS:        sc_reg = 0; break;
 405         case SCR_CONTROL:       sc_reg = 1; break;
 406         case SCR_ERROR:         sc_reg = 2; break;
 407         case SCR_ACTIVE:        sc_reg = 3; break;
 408         default:
 409                 return;
 410         }
 411
 412         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 413 }
 414
 415 static void ahci_phy_reset(struct ata_port *ap)
 416 {
 417         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 418         struct ata_taskfile tf;
 419         struct ata_device *dev = &ap->device[0];
 420         u32 tmp;
 421
 422         __sata_phy_reset(ap);
 423
 424         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 425                 return;
 426
 427         tmp = readl(port_mmio + PORT_SIG);
 428         tf.lbah         = (tmp >> 24)   & 0xff;
 429         tf.lbam         = (tmp >> 16)   & 0xff;
 430         tf.lbal         = (tmp >> 8)    & 0xff;
 431         tf.nsect        = (tmp)         & 0xff;
 432
 433         dev->class = ata_dev_classify(&tf);
 434         if (!ata_dev_present(dev))
 435                 ata_port_disable(ap);
 436 }
 437
 438 static u8 ahci_check_status(struct ata_port *ap)
 439 {
 440         void *mmio = (void *) ap->ioaddr.cmd_addr;
 441
 442         return readl(mmio + PORT_TFDATA) & 0xFF;
 443 }
 444
 445 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 446 {
 447         struct ahci_port_priv *pp = qc->ap->private_data;
 448         unsigned int i;
 449
 450         VPRINTK("ENTER\n");
 451
 452         /*
 453          * Next, the S/G list.
 454          */
 455         for (i = 0; i < qc->n_elem; i++) {
 456                 u32 sg_len;
 457                 dma_addr_t addr;
 458
 459                 addr = sg_dma_address(&qc->sg[i]);
 460                 sg_len = sg_dma_len(&qc->sg[i]);
 461
 462                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 463                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 464                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 465         }
 466 }
 467
 468 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 469 {
 470         struct ahci_port_priv *pp = qc->ap->private_data;
 471         u32 opts;
 472         const u32 cmd_fis_len = 5; /* five dwords */
 473
 474         /*
 475          * Fill in command slot information (currently only one slot,
 476          * slot 0, is currently since we don't do queueing)
 477          */
 478
 479         opts = (qc->n_elem << 16) | cmd_fis_len;
 480         if (qc->tf.flags & ATA_TFLAG_WRITE)
 481                 opts |= AHCI_CMD_WRITE;
 482
 483         switch (qc->tf.protocol) {
 484         case ATA_PROT_ATAPI:
 485         case ATA_PROT_ATAPI_NODATA:
 486         case ATA_PROT_ATAPI_DMA:
 487                 opts |= AHCI_CMD_ATAPI;
 488                 break;
 489
 490         default:
 491                 /* do nothing */
 492                 break;
 493         }
 494
 495         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 496         pp->cmd_slot[0].status = 0;
 497         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 498         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 499
 500         /*
 501          * Fill in command table information.  First, the header,
 502          * a SATA Register - Host to Device command FIS.
 503          */
 504         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 505
 506         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 507                 return;
 508
 509         ahci_fill_sg(qc);
 510 }
 511
 512 static inline void ahci_dma_complete (struct ata_port *ap,
 513                                      struct ata_queued_cmd *qc,
 514                                      int have_err)
 515 {
 516         /* get drive status; clear intr; complete txn */
 517         ata_qc_complete(ata_qc_from_tag(ap, ap->active_tag),
 518                         have_err ? ATA_ERR : 0);
 519 }
 520
 521 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 522 {
 523         void *mmio = ap->host_set->mmio_base;
 524         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 525         u32 tmp;
 526         int work;
 527
 528         /* stop DMA */
 529         tmp = readl(port_mmio + PORT_CMD);
 530         tmp &= PORT_CMD_START | PORT_CMD_FIS_RX;
 531         writel(tmp, port_mmio + PORT_CMD);
 532
 533         /* wait for engine to stop.  TODO: this could be
 534          * as long as 500 msec
 535          */
 536         work = 1000;
 537         while (work-- > 0) {
 538                 tmp = readl(port_mmio + PORT_CMD);
 539                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 540                         break;
 541                 udelay(10);
 542         }
 543
 544         /* clear SATA phy error, if any */
 545         tmp = readl(port_mmio + PORT_SCR_ERR);
 546         writel(tmp, port_mmio + PORT_SCR_ERR);
 547
 548         /* if DRQ/BSY is set, device needs to be reset.
 549          * if so, issue COMRESET
 550          */
 551         tmp = readl(port_mmio + PORT_TFDATA);
 552         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 553                 writel(0x301, port_mmio + PORT_SCR_CTL);
 554                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 555                 udelay(10);
 556                 writel(0x300, port_mmio + PORT_SCR_CTL);
 557                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 558         }
 559
 560         /* re-start DMA */
 561         tmp = readl(port_mmio + PORT_CMD);
 562         tmp |= PORT_CMD_START | PORT_CMD_FIS_RX;
 563         writel(tmp, port_mmio + PORT_CMD);
 564         readl(port_mmio + PORT_CMD); /* flush */
 565
 566         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->port_no);
 567 }
 568
 569 static void ahci_eng_timeout(struct ata_port *ap)
 570 {
 571         void *mmio = ap->host_set->mmio_base;
 572         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 573         struct ata_queued_cmd *qc;
 574
 575         DPRINTK("ENTER\n");
 576
 577         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 578
 579         qc = ata_qc_from_tag(ap, ap->active_tag);
 580         if (!qc) {
 581                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 582                        ap->id);
 583         } else {
 584                 /* hack alert!  We cannot use the supplied completion
 585                  * function from inside the ->eh_strategy_handler() thread.
 586                  * libata is the only user of ->eh_strategy_handler() in
 587                  * any kernel, so the default scsi_done() assumes it is
 588                  * not being called from the SCSI EH.
 589                  */
 590                 qc->scsidone = scsi_finish_command;
 591                 ata_qc_complete(qc, ATA_ERR);
 592         }
 593
 594 }
 595
 596 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 597 {
 598         void *mmio = ap->host_set->mmio_base;
 599         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 600         u32 status, serr, ci;
 601
 602         serr = readl(port_mmio + PORT_SCR_ERR);
 603         writel(serr, port_mmio + PORT_SCR_ERR);
 604
 605         status = readl(port_mmio + PORT_IRQ_STAT);
 606         writel(status, port_mmio + PORT_IRQ_STAT);
 607
 608         ci = readl(port_mmio + PORT_CMD_ISSUE);
 609         if (likely((ci & 0x1) == 0)) {
 610                 if (qc) {
 611                         ata_qc_complete(qc, 0);
 612                         qc = NULL;
 613                 }
 614         }
 615
 616         if (status & PORT_IRQ_FATAL) {
 617                 ahci_intr_error(ap, status);
 618                 if (qc)
 619                         ata_qc_complete(qc, ATA_ERR);
 620         }
 621
 622         return 1;
 623 }
 624
 625 static void ahci_irq_clear(struct ata_port *ap)
 626 {
 627         /* TODO */
 628 }
 629
 630 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 631 {
 632         struct ata_host_set *host_set = dev_instance;
 633         struct ahci_host_priv *hpriv;
 634         unsigned int i, handled = 0;
 635         void *mmio;
 636         u32 irq_stat, irq_ack = 0;
 637
 638         VPRINTK("ENTER\n");
 639
 640         hpriv = host_set->private_data;
 641         mmio = host_set->mmio_base;
 642
 643         /* sigh.  0xffffffff is a valid return from h/w */
 644         irq_stat = readl(mmio + HOST_IRQ_STAT);
 645         irq_stat &= hpriv->port_map;
 646         if (!irq_stat)
 647                 return IRQ_NONE;
 648
 649         spin_lock(&host_set->lock);
 650
 651         for (i = 0; i < host_set->n_ports; i++) {
 652                 struct ata_port *ap;
 653                 u32 tmp;
 654
 655                 VPRINTK("port %u\n", i);
 656                 ap = host_set->ports[i];
 657                 tmp = irq_stat & (1 << i);
 658                 if (tmp && ap) {
 659                         struct ata_queued_cmd *qc;
 660                         qc = ata_qc_from_tag(ap, ap->active_tag);
 661                         if (ahci_host_intr(ap, qc))
 662                                 irq_ack |= (1 << i);
 663                 }
 664         }
 665
 666         if (irq_ack) {
 667                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 668                 handled = 1;
 669         }
 670
 671         spin_unlock(&host_set->lock);
 672
 673         VPRINTK("EXIT\n");
 674
 675         return IRQ_RETVAL(handled);
 676 }
 677
 678 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 679 {
 680         struct ata_port *ap = qc->ap;
 681         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 682
 683         writel(1, port_mmio + PORT_SCR_ACT);
 684         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 685
 686         writel(1, port_mmio + PORT_CMD_ISSUE);
 687         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 688
 689         return 0;
 690 }
 691
 692 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 693                             unsigned int port_idx)
 694 {
 695         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 696         base = ahci_port_base_ul(base, port_idx);
 697         VPRINTK("base now==0x%lx\n", base);
 698
 699         port->cmd_addr          = base;
 700         port->scr_addr          = base + PORT_SCR;
 701
 702         VPRINTK("EXIT\n");
 703 }
 704
 705 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 706 {
 707         struct ahci_host_priv *hpriv = probe_ent->private_data;
 708         struct pci_dev *pdev = probe_ent->pdev;
 709         void __iomem *mmio = probe_ent->mmio_base;
 710         u32 tmp, cap_save;
 711         u16 tmp16;
 712         unsigned int i, j, using_dac;
 713         int rc;
 714         void __iomem *port_mmio;
 715
 716         cap_save = readl(mmio + HOST_CAP);
 717         cap_save &= ( (1<<28) | (1<<17) );
 718         cap_save |= (1 << 27);
 719
 720         /* global controller reset */
 721         tmp = readl(mmio + HOST_CTL);
 722         if ((tmp & HOST_RESET) == 0) {
 723                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 724                 readl(mmio + HOST_CTL); /* flush */
 725         }
 726
 727         /* reset must complete within 1 second, or
 728          * the hardware should be considered fried.
 729          */
 730         ssleep(1);
 731
 732         tmp = readl(mmio + HOST_CTL);
 733         if (tmp & HOST_RESET) {
 734                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 735                         pci_name(pdev), tmp);
 736                 return -EIO;
 737         }
 738
 739         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 740         (void) readl(mmio + HOST_CTL);  /* flush */
 741         writel(cap_save, mmio + HOST_CAP);
 742         writel(0xf, mmio + HOST_PORTS_IMPL);
 743         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 744
 745         pci_read_config_word(pdev, 0x92, &tmp16);
 746         tmp16 |= 0xf;
 747         pci_write_config_word(pdev, 0x92, tmp16);
 748
 749         hpriv->cap = readl(mmio + HOST_CAP);
 750         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 751         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 752
 753         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 754                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 755
 756         using_dac = hpriv->cap & HOST_CAP_64;
 757         if (using_dac &&
 758             !pci_set_dma_mask(pdev, 0xffffffffffffffffULL)) {
 759                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffffffffffULL);
 760                 if (rc) {
 761                         rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 762                         if (rc) {
 763                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 764                                         pci_name(pdev));
 765                                 return rc;
 766                         }
 767                 }
 768
 769                 hpriv->flags |= HOST_CAP_64;
 770         } else {
 771                 rc = pci_set_dma_mask(pdev, 0xffffffffULL);
 772                 if (rc) {
 773                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 774                                 pci_name(pdev));
 775                         return rc;
 776                 }
 777                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 778                 if (rc) {
 779                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 780                                 pci_name(pdev));
 781                         return rc;
 782                 }
 783         }
 784
 785         for (i = 0; i < probe_ent->n_ports; i++) {
 786 #if 0 /* BIOSen initialize this incorrectly */
 787                 if (!(hpriv->port_map & (1 << i)))
 788                         continue;
 789 #endif
 790
 791                 port_mmio = ahci_port_base(mmio, i);
 792                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 793
 794                 ahci_setup_port(&probe_ent->port[i],
 795                                 (unsigned long) mmio, i);
 796
 797                 /* make sure port is not active */
 798                 tmp = readl(port_mmio + PORT_CMD);
 799                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 800                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 801                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 802                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 803                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 804                         writel(tmp, port_mmio + PORT_CMD);
 805                         readl(port_mmio + PORT_CMD); /* flush */
 806
 807                         /* spec says 500 msecs for each bit, so
 808                          * this is slightly incorrect.
 809                          */
 810                         msleep(500);
 811                 }
 812
 813                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 814
 815                 j = 0;
 816                 while (j < 100) {
 817                         msleep(10);
 818                         tmp = readl(port_mmio + PORT_SCR_STAT);
 819                         if ((tmp & 0xf) == 0x3)
 820                                 break;
 821                         j++;
 822                 }
 823
 824                 tmp = readl(port_mmio + PORT_SCR_ERR);
 825                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 826                 writel(tmp, port_mmio + PORT_SCR_ERR);
 827
 828                 /* ack any pending irq events for this port */
 829                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 830                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 831                 if (tmp)
 832                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 833
 834                 writel(1 << i, mmio + HOST_IRQ_STAT);
 835
 836                 /* set irq mask (enables interrupts) */
 837                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 838         }
 839
 840         tmp = readl(mmio + HOST_CTL);
 841         VPRINTK("HOST_CTL 0x%x\n", tmp);
 842         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 843         tmp = readl(mmio + HOST_CTL);
 844         VPRINTK("HOST_CTL 0x%x\n", tmp);
 845
 846         pci_set_master(pdev);
 847
 848         return 0;
 849 }
 850
 851 /* move to PCI layer, integrate w/ MSI stuff */
 852 static void pci_enable_intx(struct pci_dev *pdev)
 853 {
 854         u16 pci_command;
 855
 856         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 857         if (pci_command & PCI_COMMAND_INTX_DISABLE) {
 858                 pci_command &= ~PCI_COMMAND_INTX_DISABLE;
 859                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 860         }
 861 }
 862
 863 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 864 {
 865         struct ahci_host_priv *hpriv = probe_ent->private_data;
 866         struct pci_dev *pdev = probe_ent->pdev;
 867         void *mmio = probe_ent->mmio_base;
 868         u32 vers, cap, impl, speed;
 869         const char *speed_s;
 870         u16 cc;
 871         const char *scc_s;
 872
 873         vers = readl(mmio + HOST_VERSION);
 874         cap = hpriv->cap;
 875         impl = hpriv->port_map;
 876
 877         speed = (cap >> 20) & 0xf;
 878         if (speed == 1)
 879                 speed_s = "1.5";
 880         else if (speed == 2)
 881                 speed_s = "3";
 882         else
 883                 speed_s = "?";
 884
 885         pci_read_config_word(pdev, 0x0a, &cc);
 886         if (cc == 0x0101)
 887                 scc_s = "IDE";
 888         else if (cc == 0x0106)
 889                 scc_s = "SATA";
 890         else if (cc == 0x0104)
 891                 scc_s = "RAID";
 892         else
 893                 scc_s = "unknown";
 894
 895         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 896                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 897                 ,
 898                 pci_name(pdev),
 899
 900                 (vers >> 24) & 0xff,
 901                 (vers >> 16) & 0xff,
 902                 (vers >> 8) & 0xff,
 903                 vers & 0xff,
 904
 905                 ((cap >> 8) & 0x1f) + 1,
 906                 (cap & 0x1f) + 1,
 907                 speed_s,
 908                 impl,
 909                 scc_s);
 910
 911         printk(KERN_INFO DRV_NAME "(%s) flags: "
 912                 "%s%s%s%s%s%s"
 913                 "%s%s%s%s%s%s%s\n"
 914                 ,
 915                 pci_name(pdev),
 916
 917                 cap & (1 << 31) ? "64bit " : "",
 918                 cap & (1 << 30) ? "ncq " : "",
 919                 cap & (1 << 28) ? "ilck " : "",
 920                 cap & (1 << 27) ? "stag " : "",
 921                 cap & (1 << 26) ? "pm " : "",
 922                 cap & (1 << 25) ? "led " : "",
 923
 924                 cap & (1 << 24) ? "clo " : "",
 925                 cap & (1 << 19) ? "nz " : "",
 926                 cap & (1 << 18) ? "only " : "",
 927                 cap & (1 << 17) ? "pmp " : "",
 928                 cap & (1 << 15) ? "pio " : "",
 929                 cap & (1 << 14) ? "slum " : "",
 930                 cap & (1 << 13) ? "part " : ""
 931                 );
 932 }
 933
 934 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 935 {
 936         static int printed_version;
 937         struct ata_probe_ent *probe_ent = NULL;
 938         struct ahci_host_priv *hpriv;
 939         unsigned long base;
 940         void *mmio_base;
 941         unsigned int board_idx = (unsigned int) ent->driver_data;
 942         int rc;
 943
 944         VPRINTK("ENTER\n");
 945
 946         if (!printed_version++)
 947                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 948
 949         /*
 950          * If this driver happens to only be useful on Apple's K2, then
 951          * we should check that here as it has a normal Serverworks ID
 952          */
 953         rc = pci_enable_device(pdev);
 954         if (rc)
 955                 return rc;
 956
 957         rc = pci_request_regions(pdev, DRV_NAME);
 958         if (rc)
 959                 goto err_out;
 960
 961         pci_enable_intx(pdev);
 962
 963         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 964         if (probe_ent == NULL) {
 965                 rc = -ENOMEM;
 966                 goto err_out_regions;
 967         }
 968
 969         memset(probe_ent, 0, sizeof(*probe_ent));
 970         probe_ent->pdev = pdev;
 971         INIT_LIST_HEAD(&probe_ent->node);
 972
 973         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
 974                             pci_resource_len(pdev, AHCI_PCI_BAR));
 975         if (mmio_base == NULL) {
 976                 rc = -ENOMEM;
 977                 goto err_out_free_ent;
 978         }
 979         base = (unsigned long) mmio_base;
 980
 981         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
 982         if (!hpriv) {
 983                 rc = -ENOMEM;
 984                 goto err_out_iounmap;
 985         }
 986         memset(hpriv, 0, sizeof(*hpriv));
 987
 988         probe_ent->sht          = ahci_port_info[board_idx].sht;
 989         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
 990         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
 991         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
 992         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
 993
 994         probe_ent->irq = pdev->irq;
 995         probe_ent->irq_flags = SA_SHIRQ;
 996         probe_ent->mmio_base = mmio_base;
 997         probe_ent->private_data = hpriv;
 998
 999         /* initialize adapter */
1000         rc = ahci_host_init(probe_ent);
1001         if (rc)
1002                 goto err_out_hpriv;
1003
1004         ahci_print_info(probe_ent);
1005
1006         /* FIXME: check ata_device_add return value */
1007         ata_device_add(probe_ent);
1008         kfree(probe_ent);
1009
1010         return 0;
1011
1012 err_out_hpriv:
1013         kfree(hpriv);
1014 err_out_iounmap:
1015         iounmap(mmio_base);
1016 err_out_free_ent:
1017         kfree(probe_ent);
1018 err_out_regions:
1019         pci_release_regions(pdev);
1020 err_out:
1021         pci_disable_device(pdev);
1022         return rc;
1023 }
1024
1025
1026 static int __init ahci_init(void)
1027 {
1028         return pci_module_init(&ahci_pci_driver);
1029 }
1030
1031
1032 static void __exit ahci_exit(void)
1033 {
1034         pci_unregister_driver(&ahci_pci_driver);
1035 }
1036
1037
1038 MODULE_AUTHOR("Jeff Garzik");
1039 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1040 MODULE_LICENSE("GPL");
1041 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1042 MODULE_VERSION(DRV_VERSION);
1043
1044 module_init(ahci_init);
1045 module_exit(ahci_exit);