drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include "scsi.h"
  36 #include <scsi/scsi_host.h>
  37 #include <linux/libata.h>
  38 #include <asm/io.h>
  39
  40 #define DRV_NAME        "ahci"
  41 #define DRV_VERSION     "1.00"
  42
  43
  44 enum {
  45         AHCI_PCI_BAR            = 5,
  46         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  47         AHCI_DMA_BOUNDARY       = 0xffffffff,
  48         AHCI_USE_CLUSTERING     = 0,
  49         AHCI_CMD_SLOT_SZ        = 32 * 32,
  50         AHCI_RX_FIS_SZ          = 256,
  51         AHCI_CMD_TBL_HDR        = 0x80,
  52         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  53         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  54                                   AHCI_RX_FIS_SZ,
  55         AHCI_IRQ_ON_SG          = (1 << 31),
  56         AHCI_CMD_ATAPI          = (1 << 5),
  57         AHCI_CMD_WRITE          = (1 << 6),
  58
  59         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  60
  61         board_ahci              = 0,
  62
  63         /* global controller registers */
  64         HOST_CAP                = 0x00, /* host capabilities */
  65         HOST_CTL                = 0x04, /* global host control */
  66         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  67         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  68         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  69
  70         /* HOST_CTL bits */
  71         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  72         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  73         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  74
  75         /* HOST_CAP bits */
  76         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  77
  78         /* registers for each SATA port */
  79         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  80         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  81         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  82         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  83         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  84         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  85         PORT_CMD                = 0x18, /* port command */
  86         PORT_TFDATA             = 0x20, /* taskfile data */
  87         PORT_SIG                = 0x24, /* device TF signature */
  88         PORT_CMD_ISSUE          = 0x38, /* command issue */
  89         PORT_SCR                = 0x28, /* SATA phy register block */
  90         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  91         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  92         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  93         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  94
  95         /* PORT_IRQ_{STAT,MASK} bits */
  96         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  97         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
  98         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
  99         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 100         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 101         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 102         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 103         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 104
 105         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 106         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 107         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 108         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 109         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 110         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 111         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 112         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 113         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 114
 115         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 116                                   PORT_IRQ_HBUS_ERR |
 117                                   PORT_IRQ_HBUS_DATA_ERR |
 118                                   PORT_IRQ_IF_ERR,
 119         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 120                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 121                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 122                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 123                                   PORT_IRQ_D2H_REG_FIS,
 124
 125         /* PORT_CMD bits */
 126         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 127         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 128         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 129         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 130         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 131         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 132
 133         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 134         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 135         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 136 };
 137
 138 struct ahci_cmd_hdr {
 139         u32                     opts;
 140         u32                     status;
 141         u32                     tbl_addr;
 142         u32                     tbl_addr_hi;
 143         u32                     reserved[4];
 144 };
 145
 146 struct ahci_sg {
 147         u32                     addr;
 148         u32                     addr_hi;
 149         u32                     reserved;
 150         u32                     flags_size;
 151 };
 152
 153 struct ahci_host_priv {
 154         unsigned long           flags;
 155         u32                     cap;    /* cache of HOST_CAP register */
 156         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 157 };
 158
 159 struct ahci_port_priv {
 160         struct ahci_cmd_hdr     *cmd_slot;
 161         dma_addr_t              cmd_slot_dma;
 162         void                    *cmd_tbl;
 163         dma_addr_t              cmd_tbl_dma;
 164         struct ahci_sg          *cmd_tbl_sg;
 165         void                    *rx_fis;
 166         dma_addr_t              rx_fis_dma;
 167 };
 168
 169 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 170 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 171 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 172 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 173 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 174 static void ahci_phy_reset(struct ata_port *ap);
 175 static void ahci_irq_clear(struct ata_port *ap);
 176 static void ahci_eng_timeout(struct ata_port *ap);
 177 static int ahci_port_start(struct ata_port *ap);
 178 static void ahci_port_stop(struct ata_port *ap);
 179 static void ahci_host_stop(struct ata_host_set *host_set);
 180 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 181 static u8 ahci_check_status(struct ata_port *ap);
 182 static u8 ahci_check_err(struct ata_port *ap);
 183 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 184
 185 static Scsi_Host_Template ahci_sht = {
 186         .module                 = THIS_MODULE,
 187         .name                   = DRV_NAME,
 188         .ioctl                  = ata_scsi_ioctl,
 189         .queuecommand           = ata_scsi_queuecmd,
 190         .eh_strategy_handler    = ata_scsi_error,
 191         .can_queue              = ATA_DEF_QUEUE,
 192         .this_id                = ATA_SHT_THIS_ID,
 193         .sg_tablesize           = AHCI_MAX_SG,
 194         .max_sectors            = ATA_MAX_SECTORS,
 195         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 196         .emulated               = ATA_SHT_EMULATED,
 197         .use_clustering         = AHCI_USE_CLUSTERING,
 198         .proc_name              = DRV_NAME,
 199         .dma_boundary           = AHCI_DMA_BOUNDARY,
 200         .slave_configure        = ata_scsi_slave_config,
 201         .bios_param             = ata_std_bios_param,
 202 };
 203
 204 static struct ata_port_operations ahci_ops = {
 205         .port_disable           = ata_port_disable,
 206
 207         .check_status           = ahci_check_status,
 208         .check_altstatus        = ahci_check_status,
 209         .check_err              = ahci_check_err,
 210         .dev_select             = ata_noop_dev_select,
 211
 212         .phy_reset              = ahci_phy_reset,
 213
 214         .qc_prep                = ahci_qc_prep,
 215         .qc_issue               = ahci_qc_issue,
 216
 217         .eng_timeout            = ahci_eng_timeout,
 218
 219         .irq_handler            = ahci_interrupt,
 220         .irq_clear              = ahci_irq_clear,
 221
 222         .scr_read               = ahci_scr_read,
 223         .scr_write              = ahci_scr_write,
 224
 225         .port_start             = ahci_port_start,
 226         .port_stop              = ahci_port_stop,
 227         .host_stop              = ahci_host_stop,
 228 };
 229
 230 static struct ata_port_info ahci_port_info[] = {
 231         /* board_ahci */
 232         {
 233                 .sht            = &ahci_sht,
 234                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 235                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 236                                   ATA_FLAG_PIO_DMA,
 237                 .pio_mask       = 0x03, /* pio3-4 */
 238                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 239                 .port_ops       = &ahci_ops,
 240         },
 241 };
 242
 243 static struct pci_device_id ahci_pci_tbl[] = {
 244         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 245           board_ahci }, /* ICH6 */
 246         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 247           board_ahci }, /* ICH6M */
 248         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 249           board_ahci }, /* ICH7 */
 250         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 251           board_ahci }, /* ICH7M */
 252         { PCI_VENDOR_ID_INTEL, 0x27c2, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 253           board_ahci }, /* ICH7R */
 254         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 255           board_ahci }, /* ICH7R */
 256         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 257           board_ahci }, /* ULi M5288 */
 258         { }     /* terminate list */
 259 };
 260
 261
 262 static struct pci_driver ahci_pci_driver = {
 263         .name                   = DRV_NAME,
 264         .id_table               = ahci_pci_tbl,
 265         .probe                  = ahci_init_one,
 266         .remove                 = ata_pci_remove_one,
 267 };
 268
 269
 270 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 271 {
 272         return base + 0x100 + (port * 0x80);
 273 }
 274
 275 static inline void *ahci_port_base (void *base, unsigned int port)
 276 {
 277         return (void *) ahci_port_base_ul((unsigned long)base, port);
 278 }
 279
 280 static void ahci_host_stop(struct ata_host_set *host_set)
 281 {
 282         struct ahci_host_priv *hpriv = host_set->private_data;
 283         kfree(hpriv);
 284 }
 285
 286 static int ahci_port_start(struct ata_port *ap)
 287 {
 288         struct device *dev = ap->host_set->dev;
 289         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 290         struct ahci_port_priv *pp;
 291         int rc;
 292         void *mem, *mmio = ap->host_set->mmio_base;
 293         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 294         dma_addr_t mem_dma;
 295
 296         rc = ata_port_start(ap);
 297         if (rc)
 298                 return rc;
 299
 300         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 301         if (!pp) {
 302                 rc = -ENOMEM;
 303                 goto err_out;
 304         }
 305         memset(pp, 0, sizeof(*pp));
 306
 307         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 308         if (!mem) {
 309                 rc = -ENOMEM;
 310                 goto err_out_kfree;
 311         }
 312         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 313
 314         /*
 315          * First item in chunk of DMA memory: 32-slot command table,
 316          * 32 bytes each in size
 317          */
 318         pp->cmd_slot = mem;
 319         pp->cmd_slot_dma = mem_dma;
 320
 321         mem += AHCI_CMD_SLOT_SZ;
 322         mem_dma += AHCI_CMD_SLOT_SZ;
 323
 324         /*
 325          * Second item: Received-FIS area
 326          */
 327         pp->rx_fis = mem;
 328         pp->rx_fis_dma = mem_dma;
 329
 330         mem += AHCI_RX_FIS_SZ;
 331         mem_dma += AHCI_RX_FIS_SZ;
 332
 333         /*
 334          * Third item: data area for storing a single command
 335          * and its scatter-gather table
 336          */
 337         pp->cmd_tbl = mem;
 338         pp->cmd_tbl_dma = mem_dma;
 339
 340         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 341
 342         ap->private_data = pp;
 343
 344         if (hpriv->cap & HOST_CAP_64)
 345                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 346         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 347         readl(port_mmio + PORT_LST_ADDR); /* flush */
 348
 349         if (hpriv->cap & HOST_CAP_64)
 350                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 351         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 352         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 353
 354         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 355                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 356                PORT_CMD_START, port_mmio + PORT_CMD);
 357         readl(port_mmio + PORT_CMD); /* flush */
 358
 359         return 0;
 360
 361 err_out_kfree:
 362         kfree(pp);
 363 err_out:
 364         ata_port_stop(ap);
 365         return rc;
 366 }
 367
 368
 369 static void ahci_port_stop(struct ata_port *ap)
 370 {
 371         struct device *dev = ap->host_set->dev;
 372         struct ahci_port_priv *pp = ap->private_data;
 373         void *mmio = ap->host_set->mmio_base;
 374         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 375         u32 tmp;
 376
 377         tmp = readl(port_mmio + PORT_CMD);
 378         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 379         writel(tmp, port_mmio + PORT_CMD);
 380         readl(port_mmio + PORT_CMD); /* flush */
 381
 382         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 383          * this is slightly incorrect.
 384          */
 385         msleep(500);
 386
 387         ap->private_data = NULL;
 388         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 389                           pp->cmd_slot, pp->cmd_slot_dma);
 390         kfree(pp);
 391         ata_port_stop(ap);
 392 }
 393
 394 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 395 {
 396         unsigned int sc_reg;
 397
 398         switch (sc_reg_in) {
 399         case SCR_STATUS:        sc_reg = 0; break;
 400         case SCR_CONTROL:       sc_reg = 1; break;
 401         case SCR_ERROR:         sc_reg = 2; break;
 402         case SCR_ACTIVE:        sc_reg = 3; break;
 403         default:
 404                 return 0xffffffffU;
 405         }
 406
 407         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 408 }
 409
 410
 411 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 412                                u32 val)
 413 {
 414         unsigned int sc_reg;
 415
 416         switch (sc_reg_in) {
 417         case SCR_STATUS:        sc_reg = 0; break;
 418         case SCR_CONTROL:       sc_reg = 1; break;
 419         case SCR_ERROR:         sc_reg = 2; break;
 420         case SCR_ACTIVE:        sc_reg = 3; break;
 421         default:
 422                 return;
 423         }
 424
 425         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 426 }
 427
 428 static void ahci_phy_reset(struct ata_port *ap)
 429 {
 430         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 431         struct ata_taskfile tf;
 432         struct ata_device *dev = &ap->device[0];
 433         u32 tmp;
 434
 435         __sata_phy_reset(ap);
 436
 437         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 438                 return;
 439
 440         tmp = readl(port_mmio + PORT_SIG);
 441         tf.lbah         = (tmp >> 24)   & 0xff;
 442         tf.lbam         = (tmp >> 16)   & 0xff;
 443         tf.lbal         = (tmp >> 8)    & 0xff;
 444         tf.nsect        = (tmp)         & 0xff;
 445
 446         dev->class = ata_dev_classify(&tf);
 447         if (!ata_dev_present(dev))
 448                 ata_port_disable(ap);
 449 }
 450
 451 static u8 ahci_check_status(struct ata_port *ap)
 452 {
 453         void *mmio = (void *) ap->ioaddr.cmd_addr;
 454
 455         return readl(mmio + PORT_TFDATA) & 0xFF;
 456 }
 457
 458 static u8 ahci_check_err(struct ata_port *ap)
 459 {
 460         void *mmio = (void *) ap->ioaddr.cmd_addr;
 461
 462         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
 463 }
 464
 465 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 466 {
 467         struct ahci_port_priv *pp = qc->ap->private_data;
 468         unsigned int i;
 469
 470         VPRINTK("ENTER\n");
 471
 472         /*
 473          * Next, the S/G list.
 474          */
 475         for (i = 0; i < qc->n_elem; i++) {
 476                 u32 sg_len;
 477                 dma_addr_t addr;
 478
 479                 addr = sg_dma_address(&qc->sg[i]);
 480                 sg_len = sg_dma_len(&qc->sg[i]);
 481
 482                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 483                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 484                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 485         }
 486 }
 487
 488 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 489 {
 490         struct ahci_port_priv *pp = qc->ap->private_data;
 491         u32 opts;
 492         const u32 cmd_fis_len = 5; /* five dwords */
 493
 494         /*
 495          * Fill in command slot information (currently only one slot,
 496          * slot 0, is currently since we don't do queueing)
 497          */
 498
 499         opts = (qc->n_elem << 16) | cmd_fis_len;
 500         if (qc->tf.flags & ATA_TFLAG_WRITE)
 501                 opts |= AHCI_CMD_WRITE;
 502
 503         switch (qc->tf.protocol) {
 504         case ATA_PROT_ATAPI:
 505         case ATA_PROT_ATAPI_NODATA:
 506         case ATA_PROT_ATAPI_DMA:
 507                 opts |= AHCI_CMD_ATAPI;
 508                 break;
 509
 510         default:
 511                 /* do nothing */
 512                 break;
 513         }
 514
 515         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 516         pp->cmd_slot[0].status = 0;
 517         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 518         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 519
 520         /*
 521          * Fill in command table information.  First, the header,
 522          * a SATA Register - Host to Device command FIS.
 523          */
 524         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 525
 526         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 527                 return;
 528
 529         ahci_fill_sg(qc);
 530 }
 531
 532 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 533 {
 534         void *mmio = ap->host_set->mmio_base;
 535         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 536         u32 tmp;
 537         int work;
 538
 539         /* stop DMA */
 540         tmp = readl(port_mmio + PORT_CMD);
 541         tmp &= PORT_CMD_START | PORT_CMD_FIS_RX;
 542         writel(tmp, port_mmio + PORT_CMD);
 543
 544         /* wait for engine to stop.  TODO: this could be
 545          * as long as 500 msec
 546          */
 547         work = 1000;
 548         while (work-- > 0) {
 549                 tmp = readl(port_mmio + PORT_CMD);
 550                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 551                         break;
 552                 udelay(10);
 553         }
 554
 555         /* clear SATA phy error, if any */
 556         tmp = readl(port_mmio + PORT_SCR_ERR);
 557         writel(tmp, port_mmio + PORT_SCR_ERR);
 558
 559         /* if DRQ/BSY is set, device needs to be reset.
 560          * if so, issue COMRESET
 561          */
 562         tmp = readl(port_mmio + PORT_TFDATA);
 563         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 564                 writel(0x301, port_mmio + PORT_SCR_CTL);
 565                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 566                 udelay(10);
 567                 writel(0x300, port_mmio + PORT_SCR_CTL);
 568                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 569         }
 570
 571         /* re-start DMA */
 572         tmp = readl(port_mmio + PORT_CMD);
 573         tmp |= PORT_CMD_START | PORT_CMD_FIS_RX;
 574         writel(tmp, port_mmio + PORT_CMD);
 575         readl(port_mmio + PORT_CMD); /* flush */
 576
 577         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->port_no);
 578 }
 579
 580 static void ahci_eng_timeout(struct ata_port *ap)
 581 {
 582         void *mmio = ap->host_set->mmio_base;
 583         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 584         struct ata_queued_cmd *qc;
 585
 586         DPRINTK("ENTER\n");
 587
 588         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 589
 590         qc = ata_qc_from_tag(ap, ap->active_tag);
 591         if (!qc) {
 592                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 593                        ap->id);
 594         } else {
 595                 /* hack alert!  We cannot use the supplied completion
 596                  * function from inside the ->eh_strategy_handler() thread.
 597                  * libata is the only user of ->eh_strategy_handler() in
 598                  * any kernel, so the default scsi_done() assumes it is
 599                  * not being called from the SCSI EH.
 600                  */
 601                 qc->scsidone = scsi_finish_command;
 602                 ata_qc_complete(qc, ATA_ERR);
 603         }
 604
 605 }
 606
 607 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 608 {
 609         void *mmio = ap->host_set->mmio_base;
 610         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 611         u32 status, serr, ci;
 612
 613         serr = readl(port_mmio + PORT_SCR_ERR);
 614         writel(serr, port_mmio + PORT_SCR_ERR);
 615
 616         status = readl(port_mmio + PORT_IRQ_STAT);
 617         writel(status, port_mmio + PORT_IRQ_STAT);
 618
 619         ci = readl(port_mmio + PORT_CMD_ISSUE);
 620         if (likely((ci & 0x1) == 0)) {
 621                 if (qc) {
 622                         ata_qc_complete(qc, 0);
 623                         qc = NULL;
 624                 }
 625         }
 626
 627         if (status & PORT_IRQ_FATAL) {
 628                 ahci_intr_error(ap, status);
 629                 if (qc)
 630                         ata_qc_complete(qc, ATA_ERR);
 631         }
 632
 633         return 1;
 634 }
 635
 636 static void ahci_irq_clear(struct ata_port *ap)
 637 {
 638         /* TODO */
 639 }
 640
 641 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 642 {
 643         struct ata_host_set *host_set = dev_instance;
 644         struct ahci_host_priv *hpriv;
 645         unsigned int i, handled = 0;
 646         void *mmio;
 647         u32 irq_stat, irq_ack = 0;
 648
 649         VPRINTK("ENTER\n");
 650
 651         hpriv = host_set->private_data;
 652         mmio = host_set->mmio_base;
 653
 654         /* sigh.  0xffffffff is a valid return from h/w */
 655         irq_stat = readl(mmio + HOST_IRQ_STAT);
 656         irq_stat &= hpriv->port_map;
 657         if (!irq_stat)
 658                 return IRQ_NONE;
 659
 660         spin_lock(&host_set->lock);
 661
 662         for (i = 0; i < host_set->n_ports; i++) {
 663                 struct ata_port *ap;
 664                 u32 tmp;
 665
 666                 VPRINTK("port %u\n", i);
 667                 ap = host_set->ports[i];
 668                 tmp = irq_stat & (1 << i);
 669                 if (tmp && ap) {
 670                         struct ata_queued_cmd *qc;
 671                         qc = ata_qc_from_tag(ap, ap->active_tag);
 672                         if (ahci_host_intr(ap, qc))
 673                                 irq_ack |= (1 << i);
 674                 }
 675         }
 676
 677         if (irq_ack) {
 678                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 679                 handled = 1;
 680         }
 681
 682         spin_unlock(&host_set->lock);
 683
 684         VPRINTK("EXIT\n");
 685
 686         return IRQ_RETVAL(handled);
 687 }
 688
 689 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 690 {
 691         struct ata_port *ap = qc->ap;
 692         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 693
 694         writel(1, port_mmio + PORT_SCR_ACT);
 695         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 696
 697         writel(1, port_mmio + PORT_CMD_ISSUE);
 698         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 699
 700         return 0;
 701 }
 702
 703 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 704                             unsigned int port_idx)
 705 {
 706         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 707         base = ahci_port_base_ul(base, port_idx);
 708         VPRINTK("base now==0x%lx\n", base);
 709
 710         port->cmd_addr          = base;
 711         port->scr_addr          = base + PORT_SCR;
 712
 713         VPRINTK("EXIT\n");
 714 }
 715
 716 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 717 {
 718         struct ahci_host_priv *hpriv = probe_ent->private_data;
 719         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 720         void __iomem *mmio = probe_ent->mmio_base;
 721         u32 tmp, cap_save;
 722         u16 tmp16;
 723         unsigned int i, j, using_dac;
 724         int rc;
 725         void __iomem *port_mmio;
 726
 727         cap_save = readl(mmio + HOST_CAP);
 728         cap_save &= ( (1<<28) | (1<<17) );
 729         cap_save |= (1 << 27);
 730
 731         /* global controller reset */
 732         tmp = readl(mmio + HOST_CTL);
 733         if ((tmp & HOST_RESET) == 0) {
 734                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 735                 readl(mmio + HOST_CTL); /* flush */
 736         }
 737
 738         /* reset must complete within 1 second, or
 739          * the hardware should be considered fried.
 740          */
 741         ssleep(1);
 742
 743         tmp = readl(mmio + HOST_CTL);
 744         if (tmp & HOST_RESET) {
 745                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 746                         pci_name(pdev), tmp);
 747                 return -EIO;
 748         }
 749
 750         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 751         (void) readl(mmio + HOST_CTL);  /* flush */
 752         writel(cap_save, mmio + HOST_CAP);
 753         writel(0xf, mmio + HOST_PORTS_IMPL);
 754         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 755
 756         pci_read_config_word(pdev, 0x92, &tmp16);
 757         tmp16 |= 0xf;
 758         pci_write_config_word(pdev, 0x92, tmp16);
 759
 760         hpriv->cap = readl(mmio + HOST_CAP);
 761         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 762         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 763
 764         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 765                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 766
 767         using_dac = hpriv->cap & HOST_CAP_64;
 768         if (using_dac &&
 769             !pci_set_dma_mask(pdev, 0xffffffffffffffffULL)) {
 770                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffffffffffULL);
 771                 if (rc) {
 772                         rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 773                         if (rc) {
 774                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 775                                         pci_name(pdev));
 776                                 return rc;
 777                         }
 778                 }
 779
 780                 hpriv->flags |= HOST_CAP_64;
 781         } else {
 782                 rc = pci_set_dma_mask(pdev, 0xffffffffULL);
 783                 if (rc) {
 784                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 785                                 pci_name(pdev));
 786                         return rc;
 787                 }
 788                 rc = pci_set_consistent_dma_mask(pdev, 0xffffffffULL);
 789                 if (rc) {
 790                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 791                                 pci_name(pdev));
 792                         return rc;
 793                 }
 794         }
 795
 796         for (i = 0; i < probe_ent->n_ports; i++) {
 797 #if 0 /* BIOSen initialize this incorrectly */
 798                 if (!(hpriv->port_map & (1 << i)))
 799                         continue;
 800 #endif
 801
 802                 port_mmio = ahci_port_base(mmio, i);
 803                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 804
 805                 ahci_setup_port(&probe_ent->port[i],
 806                                 (unsigned long) mmio, i);
 807
 808                 /* make sure port is not active */
 809                 tmp = readl(port_mmio + PORT_CMD);
 810                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 811                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 812                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 813                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 814                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 815                         writel(tmp, port_mmio + PORT_CMD);
 816                         readl(port_mmio + PORT_CMD); /* flush */
 817
 818                         /* spec says 500 msecs for each bit, so
 819                          * this is slightly incorrect.
 820                          */
 821                         msleep(500);
 822                 }
 823
 824                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 825
 826                 j = 0;
 827                 while (j < 100) {
 828                         msleep(10);
 829                         tmp = readl(port_mmio + PORT_SCR_STAT);
 830                         if ((tmp & 0xf) == 0x3)
 831                                 break;
 832                         j++;
 833                 }
 834
 835                 tmp = readl(port_mmio + PORT_SCR_ERR);
 836                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 837                 writel(tmp, port_mmio + PORT_SCR_ERR);
 838
 839                 /* ack any pending irq events for this port */
 840                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 841                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 842                 if (tmp)
 843                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 844
 845                 writel(1 << i, mmio + HOST_IRQ_STAT);
 846
 847                 /* set irq mask (enables interrupts) */
 848                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 849         }
 850
 851         tmp = readl(mmio + HOST_CTL);
 852         VPRINTK("HOST_CTL 0x%x\n", tmp);
 853         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 854         tmp = readl(mmio + HOST_CTL);
 855         VPRINTK("HOST_CTL 0x%x\n", tmp);
 856
 857         pci_set_master(pdev);
 858
 859         return 0;
 860 }
 861
 862 /* move to PCI layer, integrate w/ MSI stuff */
 863 static void pci_enable_intx(struct pci_dev *pdev)
 864 {
 865         u16 pci_command;
 866
 867         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 868         if (pci_command & PCI_COMMAND_INTX_DISABLE) {
 869                 pci_command &= ~PCI_COMMAND_INTX_DISABLE;
 870                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 871         }
 872 }
 873
 874 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 875 {
 876         struct ahci_host_priv *hpriv = probe_ent->private_data;
 877         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 878         void *mmio = probe_ent->mmio_base;
 879         u32 vers, cap, impl, speed;
 880         const char *speed_s;
 881         u16 cc;
 882         const char *scc_s;
 883
 884         vers = readl(mmio + HOST_VERSION);
 885         cap = hpriv->cap;
 886         impl = hpriv->port_map;
 887
 888         speed = (cap >> 20) & 0xf;
 889         if (speed == 1)
 890                 speed_s = "1.5";
 891         else if (speed == 2)
 892                 speed_s = "3";
 893         else
 894                 speed_s = "?";
 895
 896         pci_read_config_word(pdev, 0x0a, &cc);
 897         if (cc == 0x0101)
 898                 scc_s = "IDE";
 899         else if (cc == 0x0106)
 900                 scc_s = "SATA";
 901         else if (cc == 0x0104)
 902                 scc_s = "RAID";
 903         else
 904                 scc_s = "unknown";
 905
 906         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 907                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 908                 ,
 909                 pci_name(pdev),
 910
 911                 (vers >> 24) & 0xff,
 912                 (vers >> 16) & 0xff,
 913                 (vers >> 8) & 0xff,
 914                 vers & 0xff,
 915
 916                 ((cap >> 8) & 0x1f) + 1,
 917                 (cap & 0x1f) + 1,
 918                 speed_s,
 919                 impl,
 920                 scc_s);
 921
 922         printk(KERN_INFO DRV_NAME "(%s) flags: "
 923                 "%s%s%s%s%s%s"
 924                 "%s%s%s%s%s%s%s\n"
 925                 ,
 926                 pci_name(pdev),
 927
 928                 cap & (1 << 31) ? "64bit " : "",
 929                 cap & (1 << 30) ? "ncq " : "",
 930                 cap & (1 << 28) ? "ilck " : "",
 931                 cap & (1 << 27) ? "stag " : "",
 932                 cap & (1 << 26) ? "pm " : "",
 933                 cap & (1 << 25) ? "led " : "",
 934
 935                 cap & (1 << 24) ? "clo " : "",
 936                 cap & (1 << 19) ? "nz " : "",
 937                 cap & (1 << 18) ? "only " : "",
 938                 cap & (1 << 17) ? "pmp " : "",
 939                 cap & (1 << 15) ? "pio " : "",
 940                 cap & (1 << 14) ? "slum " : "",
 941                 cap & (1 << 13) ? "part " : ""
 942                 );
 943 }
 944
 945 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 946 {
 947         static int printed_version;
 948         struct ata_probe_ent *probe_ent = NULL;
 949         struct ahci_host_priv *hpriv;
 950         unsigned long base;
 951         void *mmio_base;
 952         unsigned int board_idx = (unsigned int) ent->driver_data;
 953         int pci_dev_busy = 0;
 954         int rc;
 955
 956         VPRINTK("ENTER\n");
 957
 958         if (!printed_version++)
 959                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 960
 961         rc = pci_enable_device(pdev);
 962         if (rc)
 963                 return rc;
 964
 965         rc = pci_request_regions(pdev, DRV_NAME);
 966         if (rc) {
 967                 pci_dev_busy = 1;
 968                 goto err_out;
 969         }
 970
 971         pci_enable_intx(pdev);
 972
 973         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 974         if (probe_ent == NULL) {
 975                 rc = -ENOMEM;
 976                 goto err_out_regions;
 977         }
 978
 979         memset(probe_ent, 0, sizeof(*probe_ent));
 980         probe_ent->dev = pci_dev_to_dev(pdev);
 981         INIT_LIST_HEAD(&probe_ent->node);
 982
 983         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
 984                             pci_resource_len(pdev, AHCI_PCI_BAR));
 985         if (mmio_base == NULL) {
 986                 rc = -ENOMEM;
 987                 goto err_out_free_ent;
 988         }
 989         base = (unsigned long) mmio_base;
 990
 991         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
 992         if (!hpriv) {
 993                 rc = -ENOMEM;
 994                 goto err_out_iounmap;
 995         }
 996         memset(hpriv, 0, sizeof(*hpriv));
 997
 998         probe_ent->sht          = ahci_port_info[board_idx].sht;
 999         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1000         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1001         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1002         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1003
1004         probe_ent->irq = pdev->irq;
1005         probe_ent->irq_flags = SA_SHIRQ;
1006         probe_ent->mmio_base = mmio_base;
1007         probe_ent->private_data = hpriv;
1008
1009         /* initialize adapter */
1010         rc = ahci_host_init(probe_ent);
1011         if (rc)
1012                 goto err_out_hpriv;
1013
1014         ahci_print_info(probe_ent);
1015
1016         /* FIXME: check ata_device_add return value */
1017         ata_device_add(probe_ent);
1018         kfree(probe_ent);
1019
1020         return 0;
1021
1022 err_out_hpriv:
1023         kfree(hpriv);
1024 err_out_iounmap:
1025         iounmap(mmio_base);
1026 err_out_free_ent:
1027         kfree(probe_ent);
1028 err_out_regions:
1029         pci_release_regions(pdev);
1030 err_out:
1031         if (!pci_dev_busy)
1032                 pci_disable_device(pdev);
1033         return rc;
1034 }
1035
1036
1037 static int __init ahci_init(void)
1038 {
1039         return pci_module_init(&ahci_pci_driver);
1040 }
1041
1042
1043 static void __exit ahci_exit(void)
1044 {
1045         pci_unregister_driver(&ahci_pci_driver);
1046 }
1047
1048
1049 MODULE_AUTHOR("Jeff Garzik");
1050 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1051 MODULE_LICENSE("GPL");
1052 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1053
1054 module_init(ahci_init);
1055 module_exit(ahci_exit);