drivers/scsi/sym53c8xx_2/sym_defs.h

   1 /*
   2  * Device driver for the SYMBIOS/LSILOGIC 53C8XX and 53C1010 family
   3  * of PCI-SCSI IO processors.
   4  *
   5  * Copyright (C) 1999-2001  Gerard Roudier <groudier@free.fr>
   6  *
   7  * This driver is derived from the Linux sym53c8xx driver.
   8  * Copyright (C) 1998-2000  Gerard Roudier
   9  *
  10  * The sym53c8xx driver is derived from the ncr53c8xx driver that had been
  11  * a port of the FreeBSD ncr driver to Linux-1.2.13.
  12  *
  13  * The original ncr driver has been written for 386bsd and FreeBSD by
  14  *         Wolfgang Stanglmeier        <wolf@cologne.de>
  15  *         Stefan Esser                <se@mi.Uni-Koeln.de>
  16  * Copyright (C) 1994  Wolfgang Stanglmeier
  17  *
  18  * Other major contributions:
  19  *
  20  * NVRAM detection and reading.
  21  * Copyright (C) 1997 Richard Waltham <dormouse@farsrobt.demon.co.uk>
  22  *
  23  *-----------------------------------------------------------------------------
  24  *
  25  * Redistribution and use in source and binary forms, with or without
  26  * modification, are permitted provided that the following conditions
  27  * are met:
  28  * 1. Redistributions of source code must retain the above copyright
  29  *    notice, this list of conditions and the following disclaimer.
  30  * 2. The name of the author may not be used to endorse or promote products
  31  *    derived from this software without specific prior written permission.
  32  *
  33  * Where this Software is combined with software released under the terms of
  34  * the GNU Public License ("GPL") and the terms of the GPL would require the
  35  * combined work to also be released under the terms of the GPL, the terms
  36  * and conditions of this License will apply in addition to those of the
  37  * GPL with the exception of any terms or conditions of this License that
  38  * conflict with, or are expressly prohibited by, the GPL.
  39  *
  40  * THIS SOFTWARE IS PROVIDED BY THE AUTHORS AND CONTRIBUTORS ``AS IS'' AND
  41  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  42  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  43  * ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE FOR
  44  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  45  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  46  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  47  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  48  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  49  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  50  * SUCH DAMAGE.
  51  */
  52
  53 #ifndef SYM_DEFS_H
  54 #define SYM_DEFS_H
  55
  56 #define SYM_VERSION "2.1.18j"
  57 #define SYM_DRIVER_NAME "sym-" SYM_VERSION
  58
  59 /*
  60  *  Vendor.
  61  */
  62 #define PCI_VENDOR_NCR          0x1000
  63
  64 /*
  65  *  PCI device identifier of SYMBIOS chips.
  66  */
  67 #define PCI_ID_SYM53C810        1
  68 #define PCI_ID_SYM53C810AP      5
  69 #define PCI_ID_SYM53C815        4
  70 #define PCI_ID_SYM53C820        2
  71 #define PCI_ID_SYM53C825        3
  72 #define PCI_ID_SYM53C860        6
  73 #define PCI_ID_SYM53C875        0xf
  74 #define PCI_ID_SYM53C875_2      0x8f
  75 #define PCI_ID_SYM53C885        0xd
  76 #define PCI_ID_SYM53C895        0xc
  77 #define PCI_ID_SYM53C896        0xb
  78 #define PCI_ID_SYM53C895A       0x12
  79 #define PCI_ID_SYM53C875A       0x13
  80 #define PCI_ID_LSI53C1010_33    0x20
  81 #define PCI_ID_LSI53C1010_66    0x21
  82 #define PCI_ID_LSI53C1510D      0xa
  83
  84 /*
  85  *      SYM53C8XX device features descriptor.
  86  */
  87 struct sym_pci_chip {
  88         u_short device_id;
  89         u_short revision_id;
  90         char    *name;
  91         u_char  burst_max;      /* log-base-2 of max burst */
  92         u_char  offset_max;
  93         u_char  nr_divisor;
  94         u_char  lp_probe_bit;
  95         u_int   features;
  96 #define FE_LED0         (1<<0)
  97 #define FE_WIDE         (1<<1)    /* Wide data transfers */
  98 #define FE_ULTRA        (1<<2)    /* Ultra speed 20Mtrans/sec */
  99 #define FE_ULTRA2       (1<<3)    /* Ultra 2 - 40 Mtrans/sec */
 100 #define FE_DBLR         (1<<4)    /* Clock doubler present */
 101 #define FE_QUAD         (1<<5)    /* Clock quadrupler present */
 102 #define FE_ERL          (1<<6)    /* Enable read line */
 103 #define FE_CLSE         (1<<7)    /* Cache line size enable */
 104 #define FE_WRIE         (1<<8)    /* Write & Invalidate enable */
 105 #define FE_ERMP         (1<<9)    /* Enable read multiple */
 106 #define FE_BOF          (1<<10)   /* Burst opcode fetch */
 107 #define FE_DFS          (1<<11)   /* DMA fifo size */
 108 #define FE_PFEN         (1<<12)   /* Prefetch enable */
 109 #define FE_LDSTR        (1<<13)   /* Load/Store supported */
 110 #define FE_RAM          (1<<14)   /* On chip RAM present */
 111 #define FE_VARCLK       (1<<15)   /* Clock frequency may vary */
 112 #define FE_RAM8K        (1<<16)   /* On chip RAM sized 8Kb */
 113 #define FE_64BIT        (1<<17)   /* 64-bit PCI BUS interface */
 114 #define FE_IO256        (1<<18)   /* Requires full 256 bytes in PCI space */
 115 #define FE_NOPM         (1<<19)   /* Scripts handles phase mismatch */
 116 #define FE_LEDC         (1<<20)   /* Hardware control of LED */
 117 #define FE_ULTRA3       (1<<21)   /* Ultra 3 - 80 Mtrans/sec DT */
 118 #define FE_66MHZ        (1<<22)   /* 66MHz PCI support */
 119 #define FE_CRC          (1<<23)   /* CRC support */
 120 #define FE_DIFF         (1<<24)   /* SCSI HVD support */
 121 #define FE_DFBC         (1<<25)   /* Have DFBC register */
 122 #define FE_LCKFRQ       (1<<26)   /* Have LCKFRQ */
 123 #define FE_C10          (1<<27)   /* Various C10 core (mis)features */
 124 #define FE_U3EN         (1<<28)   /* U3EN bit usable */
 125 #define FE_DAC          (1<<29)   /* Support PCI DAC (64 bit addressing) */
 126 #define FE_ISTAT1       (1<<30)   /* Have ISTAT1, MBOX0, MBOX1 registers */
 127
 128 #define FE_CACHE_SET    (FE_ERL|FE_CLSE|FE_WRIE|FE_ERMP)
 129 #define FE_CACHE0_SET   (FE_CACHE_SET & ~FE_ERL)
 130 };
 131
 132 /*
 133  *      SYM53C8XX IO register data structure.
 134  */
 135 struct sym_reg {
 136 /*00*/  u8      nc_scntl0;      /* full arb., ena parity, par->ATN  */
 137
 138 /*01*/  u8      nc_scntl1;      /* no reset                         */
 139         #define   ISCON   0x10  /* connected to scsi                */
 140         #define   CRST    0x08  /* force reset                      */
 141         #define   IARB    0x02  /* immediate arbitration            */
 142
 143 /*02*/  u8      nc_scntl2;      /* no disconnect expected           */
 144         #define   SDU     0x80  /* cmd: disconnect will raise error */
 145         #define   CHM     0x40  /* sta: chained mode                */
 146         #define   WSS     0x08  /* sta: wide scsi send           [W]*/
 147         #define   WSR     0x01  /* sta: wide scsi received       [W]*/
 148
 149 /*03*/  u8      nc_scntl3;      /* cnf system clock dependent       */
 150         #define   EWS     0x08  /* cmd: enable wide scsi         [W]*/
 151         #define   ULTRA   0x80  /* cmd: ULTRA enable                */
 152                                 /* bits 0-2, 7 rsvd for C1010       */
 153
 154 /*04*/  u8      nc_scid;        /* cnf host adapter scsi address    */
 155         #define   RRE     0x40  /* r/w:e enable response to resel.  */
 156         #define   SRE     0x20  /* r/w:e enable response to select  */
 157
 158 /*05*/  u8      nc_sxfer;       /* ### Sync speed and count         */
 159                                 /* bits 6-7 rsvd for C1010          */
 160
 161 /*06*/  u8      nc_sdid;        /* ### Destination-ID               */
 162
 163 /*07*/  u8      nc_gpreg;       /* ??? IO-Pins                      */
 164
 165 /*08*/  u8      nc_sfbr;        /* ### First byte received          */
 166
 167 /*09*/  u8      nc_socl;
 168         #define   CREQ    0x80  /* r/w: SCSI-REQ                    */
 169         #define   CACK    0x40  /* r/w: SCSI-ACK                    */
 170         #define   CBSY    0x20  /* r/w: SCSI-BSY                    */
 171         #define   CSEL    0x10  /* r/w: SCSI-SEL                    */
 172         #define   CATN    0x08  /* r/w: SCSI-ATN                    */
 173         #define   CMSG    0x04  /* r/w: SCSI-MSG                    */
 174         #define   CC_D    0x02  /* r/w: SCSI-C_D                    */
 175         #define   CI_O    0x01  /* r/w: SCSI-I_O                    */
 176
 177 /*0a*/  u8      nc_ssid;
 178
 179 /*0b*/  u8      nc_sbcl;
 180
 181 /*0c*/  u8      nc_dstat;
 182         #define   DFE     0x80  /* sta: dma fifo empty              */
 183         #define   MDPE    0x40  /* int: master data parity error    */
 184         #define   BF      0x20  /* int: script: bus fault           */
 185         #define   ABRT    0x10  /* int: script: command aborted     */
 186         #define   SSI     0x08  /* int: script: single step         */
 187         #define   SIR     0x04  /* int: script: interrupt instruct. */
 188         #define   IID     0x01  /* int: script: illegal instruct.   */
 189
 190 /*0d*/  u8      nc_sstat0;
 191         #define   ILF     0x80  /* sta: data in SIDL register lsb   */
 192         #define   ORF     0x40  /* sta: data in SODR register lsb   */
 193         #define   OLF     0x20  /* sta: data in SODL register lsb   */
 194         #define   AIP     0x10  /* sta: arbitration in progress     */
 195         #define   LOA     0x08  /* sta: arbitration lost            */
 196         #define   WOA     0x04  /* sta: arbitration won             */
 197         #define   IRST    0x02  /* sta: scsi reset signal           */
 198         #define   SDP     0x01  /* sta: scsi parity signal          */
 199
 200 /*0e*/  u8      nc_sstat1;
 201         #define   FF3210  0xf0  /* sta: bytes in the scsi fifo      */
 202
 203 /*0f*/  u8      nc_sstat2;
 204         #define   ILF1    0x80  /* sta: data in SIDL register msb[W]*/
 205         #define   ORF1    0x40  /* sta: data in SODR register msb[W]*/
 206         #define   OLF1    0x20  /* sta: data in SODL register msb[W]*/
 207         #define   DM      0x04  /* sta: DIFFSENS mismatch (895/6 only) */
 208         #define   LDSC    0x02  /* sta: disconnect & reconnect      */
 209
 210 /*10*/  u8      nc_dsa;         /* --> Base page                    */
 211 /*11*/  u8      nc_dsa1;
 212 /*12*/  u8      nc_dsa2;
 213 /*13*/  u8      nc_dsa3;
 214
 215 /*14*/  u8      nc_istat;       /* --> Main Command and status      */
 216         #define   CABRT   0x80  /* cmd: abort current operation     */
 217         #define   SRST    0x40  /* mod: reset chip                  */
 218         #define   SIGP    0x20  /* r/w: message from host to script */
 219         #define   SEM     0x10  /* r/w: message between host + script  */
 220         #define   CON     0x08  /* sta: connected to scsi           */
 221         #define   INTF    0x04  /* sta: int on the fly (reset by wr)*/
 222         #define   SIP     0x02  /* sta: scsi-interrupt              */
 223         #define   DIP     0x01  /* sta: host/script interrupt       */
 224
 225 /*15*/  u8      nc_istat1;      /* 896 only */
 226         #define   FLSH    0x04  /* sta: chip is flushing            */
 227         #define   SCRUN   0x02  /* sta: scripts are running         */
 228         #define   SIRQD   0x01  /* r/w: disable INT pin             */
 229
 230 /*16*/  u8      nc_mbox0;       /* 896 only */
 231 /*17*/  u8      nc_mbox1;       /* 896 only */
 232
 233 /*18*/  u8      nc_ctest0;
 234 /*19*/  u8      nc_ctest1;
 235
 236 /*1a*/  u8      nc_ctest2;
 237         #define   CSIGP   0x40
 238                                 /* bits 0-2,7 rsvd for C1010        */
 239
 240 /*1b*/  u8      nc_ctest3;
 241         #define   FLF     0x08  /* cmd: flush dma fifo              */
 242         #define   CLF     0x04  /* cmd: clear dma fifo              */
 243         #define   FM      0x02  /* mod: fetch pin mode              */
 244         #define   WRIE    0x01  /* mod: write and invalidate enable */
 245                                 /* bits 4-7 rsvd for C1010          */
 246
 247 /*1c*/  u32     nc_temp;        /* ### Temporary stack              */
 248
 249 /*20*/  u8      nc_dfifo;
 250 /*21*/  u8      nc_ctest4;
 251         #define   BDIS    0x80  /* mod: burst disable               */
 252         #define   MPEE    0x08  /* mod: master parity error enable  */
 253
 254 /*22*/  u8      nc_ctest5;
 255         #define   DFS     0x20  /* mod: dma fifo size               */
 256                                 /* bits 0-1, 3-7 rsvd for C1010     */
 257
 258 /*23*/  u8      nc_ctest6;
 259
 260 /*24*/  u32     nc_dbc;         /* ### Byte count and command       */
 261 /*28*/  u32     nc_dnad;        /* ### Next command register        */
 262 /*2c*/  u32     nc_dsp;         /* --> Script Pointer               */
 263 /*30*/  u32     nc_dsps;        /* --> Script pointer save/opcode#2 */
 264
 265 /*34*/  u8      nc_scratcha;    /* Temporary register a            */
 266 /*35*/  u8      nc_scratcha1;
 267 /*36*/  u8      nc_scratcha2;
 268 /*37*/  u8      nc_scratcha3;
 269
 270 /*38*/  u8      nc_dmode;
 271         #define   BL_2    0x80  /* mod: burst length shift value +2 */
 272         #define   BL_1    0x40  /* mod: burst length shift value +1 */
 273         #define   ERL     0x08  /* mod: enable read line            */
 274         #define   ERMP    0x04  /* mod: enable read multiple        */
 275         #define   BOF     0x02  /* mod: burst op code fetch         */
 276
 277 /*39*/  u8      nc_dien;
 278 /*3a*/  u8      nc_sbr;
 279
 280 /*3b*/  u8      nc_dcntl;       /* --> Script execution control     */
 281         #define   CLSE    0x80  /* mod: cache line size enable      */
 282         #define   PFF     0x40  /* cmd: pre-fetch flush             */
 283         #define   PFEN    0x20  /* mod: pre-fetch enable            */
 284         #define   SSM     0x10  /* mod: single step mode            */
 285         #define   IRQM    0x08  /* mod: irq mode (1 = totem pole !) */
 286         #define   STD     0x04  /* cmd: start dma mode              */
 287         #define   IRQD    0x02  /* mod: irq disable                 */
 288         #define   NOCOM   0x01  /* cmd: protect sfbr while reselect */
 289                                 /* bits 0-1 rsvd for C1010          */
 290
 291 /*3c*/  u32     nc_adder;
 292
 293 /*40*/  u16     nc_sien;        /* -->: interrupt enable            */
 294 /*42*/  u16     nc_sist;        /* <--: interrupt status            */
 295         #define   SBMC    0x1000/* sta: SCSI Bus Mode Change (895/6 only) */
 296         #define   STO     0x0400/* sta: timeout (select)            */
 297         #define   GEN     0x0200/* sta: timeout (general)           */
 298         #define   HTH     0x0100/* sta: timeout (handshake)         */
 299         #define   MA      0x80  /* sta: phase mismatch              */
 300         #define   CMP     0x40  /* sta: arbitration complete        */
 301         #define   SEL     0x20  /* sta: selected by another device  */
 302         #define   RSL     0x10  /* sta: reselected by another device*/
 303         #define   SGE     0x08  /* sta: gross error (over/underflow)*/
 304         #define   UDC     0x04  /* sta: unexpected disconnect       */
 305         #define   RST     0x02  /* sta: scsi bus reset detected     */
 306         #define   PAR     0x01  /* sta: scsi parity error           */
 307
 308 /*44*/  u8      nc_slpar;
 309 /*45*/  u8      nc_swide;
 310 /*46*/  u8      nc_macntl;
 311 /*47*/  u8      nc_gpcntl;
 312 /*48*/  u8      nc_stime0;      /* cmd: timeout for select&handshake*/
 313 /*49*/  u8      nc_stime1;      /* cmd: timeout user defined        */
 314 /*4a*/  u16     nc_respid;      /* sta: Reselect-IDs                */
 315
 316 /*4c*/  u8      nc_stest0;
 317
 318 /*4d*/  u8      nc_stest1;
 319         #define   SCLK    0x80  /* Use the PCI clock as SCSI clock      */
 320         #define   DBLEN   0x08  /* clock doubler running                */
 321         #define   DBLSEL  0x04  /* clock doubler selected               */
 322
 323
 324 /*4e*/  u8      nc_stest2;
 325         #define   ROF     0x40  /* reset scsi offset (after gross error!) */
 326         #define   EXT     0x02  /* extended filtering                     */
 327
 328 /*4f*/  u8      nc_stest3;
 329         #define   TE     0x80   /* c: tolerAnt enable */
 330         #define   HSC    0x20   /* c: Halt SCSI Clock */
 331         #define   CSF    0x02   /* c: clear scsi fifo */
 332
 333 /*50*/  u16     nc_sidl;        /* Lowlevel: latched from scsi data */
 334 /*52*/  u8      nc_stest4;
 335         #define   SMODE  0xc0   /* SCSI bus mode      (895/6 only) */
 336         #define    SMODE_HVD 0x40       /* High Voltage Differential       */
 337         #define    SMODE_SE  0x80       /* Single Ended                    */
 338         #define    SMODE_LVD 0xc0       /* Low Voltage Differential        */
 339         #define   LCKFRQ 0x20   /* Frequency Lock (895/6 only)     */
 340                                 /* bits 0-5 rsvd for C1010         */
 341
 342 /*53*/  u8      nc_53_;
 343 /*54*/  u16     nc_sodl;        /* Lowlevel: data out to scsi data  */
 344 /*56*/  u8      nc_ccntl0;      /* Chip Control 0 (896)             */
 345         #define   ENPMJ  0x80   /* Enable Phase Mismatch Jump       */
 346         #define   PMJCTL 0x40   /* Phase Mismatch Jump Control      */
 347         #define   ENNDJ  0x20   /* Enable Non Data PM Jump          */
 348         #define   DISFC  0x10   /* Disable Auto FIFO Clear          */
 349         #define   DILS   0x02   /* Disable Internal Load/Store      */
 350         #define   DPR    0x01   /* Disable Pipe Req                 */
 351
 352 /*57*/  u8      nc_ccntl1;      /* Chip Control 1 (896)             */
 353         #define   ZMOD   0x80   /* High Impedance Mode              */
 354         #define   DDAC   0x08   /* Disable Dual Address Cycle       */
 355         #define   XTIMOD 0x04   /* 64-bit Table Ind. Indexing Mode  */
 356         #define   EXTIBMV 0x02  /* Enable 64-bit Table Ind. BMOV    */
 357         #define   EXDBMV 0x01   /* Enable 64-bit Direct BMOV        */
 358
 359 /*58*/  u16     nc_sbdl;        /* Lowlevel: data from scsi data    */
 360 /*5a*/  u16     nc_5a_;
 361
 362 /*5c*/  u8      nc_scr0;        /* Working register B               */
 363 /*5d*/  u8      nc_scr1;
 364 /*5e*/  u8      nc_scr2;
 365 /*5f*/  u8      nc_scr3;
 366
 367 /*60*/  u8      nc_scrx[64];    /* Working register C-R             */
 368 /*a0*/  u32     nc_mmrs;        /* Memory Move Read Selector        */
 369 /*a4*/  u32     nc_mmws;        /* Memory Move Write Selector       */
 370 /*a8*/  u32     nc_sfs;         /* Script Fetch Selector            */
 371 /*ac*/  u32     nc_drs;         /* DSA Relative Selector            */
 372 /*b0*/  u32     nc_sbms;        /* Static Block Move Selector       */
 373 /*b4*/  u32     nc_dbms;        /* Dynamic Block Move Selector      */
 374 /*b8*/  u32     nc_dnad64;      /* DMA Next Address 64              */
 375 /*bc*/  u16     nc_scntl4;      /* C1010 only                       */
 376         #define   U3EN    0x80  /* Enable Ultra 3                   */
 377         #define   AIPCKEN 0x40  /* AIP checking enable              */
 378                                 /* Also enable AIP generation on C10-33*/
 379         #define   XCLKH_DT 0x08 /* Extra clock of data hold on DT edge */
 380         #define   XCLKH_ST 0x04 /* Extra clock of data hold on ST edge */
 381         #define   XCLKS_DT 0x02 /* Extra clock of data set  on DT edge */
 382         #define   XCLKS_ST 0x01 /* Extra clock of data set  on ST edge */
 383 /*be*/  u8      nc_aipcntl0;    /* AIP Control 0 C1010 only         */
 384 /*bf*/  u8      nc_aipcntl1;    /* AIP Control 1 C1010 only         */
 385         #define DISAIP  0x08    /* Disable AIP generation C10-66 only  */
 386 /*c0*/  u32     nc_pmjad1;      /* Phase Mismatch Jump Address 1    */
 387 /*c4*/  u32     nc_pmjad2;      /* Phase Mismatch Jump Address 2    */
 388 /*c8*/  u8      nc_rbc;         /* Remaining Byte Count             */
 389 /*c9*/  u8      nc_rbc1;
 390 /*ca*/  u8      nc_rbc2;
 391 /*cb*/  u8      nc_rbc3;
 392
 393 /*cc*/  u8      nc_ua;          /* Updated Address                  */
 394 /*cd*/  u8      nc_ua1;
 395 /*ce*/  u8      nc_ua2;
 396 /*cf*/  u8      nc_ua3;
 397 /*d0*/  u32     nc_esa;         /* Entry Storage Address            */
 398 /*d4*/  u8      nc_ia;          /* Instruction Address              */
 399 /*d5*/  u8      nc_ia1;
 400 /*d6*/  u8      nc_ia2;
 401 /*d7*/  u8      nc_ia3;
 402 /*d8*/  u32     nc_sbc;         /* SCSI Byte Count (3 bytes only)   */
 403 /*dc*/  u32     nc_csbc;        /* Cumulative SCSI Byte Count       */
 404                                 /* Following for C1010 only         */
 405 /*e0*/  u16    nc_crcpad;       /* CRC Value                        */
 406 /*e2*/  u8     nc_crccntl0;     /* CRC control register             */
 407         #define   SNDCRC  0x10  /* Send CRC Request                 */
 408 /*e3*/  u8     nc_crccntl1;     /* CRC control register             */
 409 /*e4*/  u32    nc_crcdata;      /* CRC data register                */
 410 /*e8*/  u32    nc_e8_;
 411 /*ec*/  u32    nc_ec_;
 412 /*f0*/  u16    nc_dfbc;         /* DMA FIFO byte count              */
 413 };
 414
 415 /*-----------------------------------------------------------
 416  *
 417  *      Utility macros for the script.
 418  *
 419  *-----------------------------------------------------------
 420  */
 421
 422 #define REGJ(p,r) (offsetof(struct sym_reg, p ## r))
 423 #define REG(r) REGJ (nc_, r)
 424
 425 /*-----------------------------------------------------------
 426  *
 427  *      SCSI phases
 428  *
 429  *-----------------------------------------------------------
 430  */
 431
 432 #define SCR_DATA_OUT    0x00000000
 433 #define SCR_DATA_IN     0x01000000
 434 #define SCR_COMMAND     0x02000000
 435 #define SCR_STATUS      0x03000000
 436 #define SCR_DT_DATA_OUT 0x04000000
 437 #define SCR_DT_DATA_IN  0x05000000
 438 #define SCR_MSG_OUT     0x06000000
 439 #define SCR_MSG_IN      0x07000000
 440 /* DT phases are illegal for non Ultra3 mode */
 441 #define SCR_ILG_OUT     0x04000000
 442 #define SCR_ILG_IN      0x05000000
 443
 444 /*-----------------------------------------------------------
 445  *
 446  *      Data transfer via SCSI.
 447  *
 448  *-----------------------------------------------------------
 449  *
 450  *      MOVE_ABS (LEN)
 451  *      <<start address>>
 452  *
 453  *      MOVE_IND (LEN)
 454  *      <<dnad_offset>>
 455  *
 456  *      MOVE_TBL
 457  *      <<dnad_offset>>
 458  *
 459  *-----------------------------------------------------------
 460  */
 461
 462 #define OPC_MOVE          0x08000000
 463
 464 #define SCR_MOVE_ABS(l) ((0x00000000 | OPC_MOVE) | (l))
 465 /* #define SCR_MOVE_IND(l) ((0x20000000 | OPC_MOVE) | (l)) */
 466 #define SCR_MOVE_TBL     (0x10000000 | OPC_MOVE)
 467
 468 #define SCR_CHMOV_ABS(l) ((0x00000000) | (l))
 469 /* #define SCR_CHMOV_IND(l) ((0x20000000) | (l)) */
 470 #define SCR_CHMOV_TBL     (0x10000000)
 471
 472 #ifdef SYM_CONF_TARGET_ROLE_SUPPORT
 473 /* We steal the `indirect addressing' flag for target mode MOVE in scripts */
 474
 475 #define OPC_TCHMOVE        0x08000000
 476
 477 #define SCR_TCHMOVE_ABS(l) ((0x20000000 | OPC_TCHMOVE) | (l))
 478 #define SCR_TCHMOVE_TBL     (0x30000000 | OPC_TCHMOVE)
 479
 480 #define SCR_TMOV_ABS(l)    ((0x20000000) | (l))
 481 #define SCR_TMOV_TBL        (0x30000000)
 482 #endif
 483
 484 struct sym_tblmove {
 485         u32  size;
 486         u32  addr;
 487 };
 488
 489 /*-----------------------------------------------------------
 490  *
 491  *      Selection
 492  *
 493  *-----------------------------------------------------------
 494  *
 495  *      SEL_ABS | SCR_ID (0..15)    [ | REL_JMP]
 496  *      <<alternate_address>>
 497  *
 498  *      SEL_TBL | << dnad_offset>>  [ | REL_JMP]
 499  *      <<alternate_address>>
 500  *
 501  *-----------------------------------------------------------
 502  */
 503
 504 #define SCR_SEL_ABS     0x40000000
 505 #define SCR_SEL_ABS_ATN 0x41000000
 506 #define SCR_SEL_TBL     0x42000000
 507 #define SCR_SEL_TBL_ATN 0x43000000
 508
 509 #ifdef SYM_CONF_TARGET_ROLE_SUPPORT
 510 #define SCR_RESEL_ABS     0x40000000
 511 #define SCR_RESEL_ABS_ATN 0x41000000
 512 #define SCR_RESEL_TBL     0x42000000
 513 #define SCR_RESEL_TBL_ATN 0x43000000
 514 #endif
 515
 516 struct sym_tblsel {
 517         u_char  sel_scntl4;     /* C1010 only */
 518         u_char  sel_sxfer;
 519         u_char  sel_id;
 520         u_char  sel_scntl3;
 521 };
 522
 523 #define SCR_JMP_REL     0x04000000
 524 #define SCR_ID(id)      (((u32)(id)) << 16)
 525
 526 /*-----------------------------------------------------------
 527  *
 528  *      Waiting for Disconnect or Reselect
 529  *
 530  *-----------------------------------------------------------
 531  *
 532  *      WAIT_DISC
 533  *      dummy: <<alternate_address>>
 534  *
 535  *      WAIT_RESEL
 536  *      <<alternate_address>>
 537  *
 538  *-----------------------------------------------------------
 539  */
 540
 541 #define SCR_WAIT_DISC   0x48000000
 542 #define SCR_WAIT_RESEL  0x50000000
 543
 544 #ifdef SYM_CONF_TARGET_ROLE_SUPPORT
 545 #define SCR_DISCONNECT  0x48000000
 546 #endif
 547
 548 /*-----------------------------------------------------------
 549  *
 550  *      Bit Set / Reset
 551  *
 552  *-----------------------------------------------------------
 553  *
 554  *      SET (flags {|.. })
 555  *
 556  *      CLR (flags {|.. })
 557  *
 558  *-----------------------------------------------------------
 559  */
 560
 561 #define SCR_SET(f)     (0x58000000 | (f))
 562 #define SCR_CLR(f)     (0x60000000 | (f))
 563
 564 #define SCR_CARRY       0x00000400
 565 #define SCR_TRG         0x00000200
 566 #define SCR_ACK         0x00000040
 567 #define SCR_ATN         0x00000008
 568
 569
 570 /*-----------------------------------------------------------
 571  *
 572  *      Memory to memory move
 573  *
 574  *-----------------------------------------------------------
 575  *
 576  *      COPY (bytecount)
 577  *      << source_address >>
 578  *      << destination_address >>
 579  *
 580  *      SCR_COPY   sets the NO FLUSH option by default.
 581  *      SCR_COPY_F does not set this option.
 582  *
 583  *      For chips which do not support this option,
 584  *      sym_fw_bind_script() will remove this bit.
 585  *
 586  *-----------------------------------------------------------
 587  */
 588
 589 #define SCR_NO_FLUSH 0x01000000
 590
 591 #define SCR_COPY(n) (0xc0000000 | SCR_NO_FLUSH | (n))
 592 #define SCR_COPY_F(n) (0xc0000000 | (n))
 593
 594 /*-----------------------------------------------------------
 595  *
 596  *      Register move and binary operations
 597  *
 598  *-----------------------------------------------------------
 599  *
 600  *      SFBR_REG (reg, op, data)        reg  = SFBR op data
 601  *      << 0 >>
 602  *
 603  *      REG_SFBR (reg, op, data)        SFBR = reg op data
 604  *      << 0 >>
 605  *
 606  *      REG_REG  (reg, op, data)        reg  = reg op data
 607  *      << 0 >>
 608  *
 609  *-----------------------------------------------------------
 610  *
 611  *      On 825A, 875, 895 and 896 chips the content
 612  *      of SFBR register can be used as data (SCR_SFBR_DATA).
 613  *      The 896 has additionnal IO registers starting at
 614  *      offset 0x80. Bit 7 of register offset is stored in
 615  *      bit 7 of the SCRIPTS instruction first DWORD.
 616  *
 617  *-----------------------------------------------------------
 618  */
 619
 620 #define SCR_REG_OFS(ofs) ((((ofs) & 0x7f) << 16ul) + ((ofs) & 0x80))
 621
 622 #define SCR_SFBR_REG(reg,op,data) \
 623         (0x68000000 | (SCR_REG_OFS(REG(reg))) | (op) | (((data)&0xff)<<8ul))
 624
 625 #define SCR_REG_SFBR(reg,op,data) \
 626         (0x70000000 | (SCR_REG_OFS(REG(reg))) | (op) | (((data)&0xff)<<8ul))
 627
 628 #define SCR_REG_REG(reg,op,data) \
 629         (0x78000000 | (SCR_REG_OFS(REG(reg))) | (op) | (((data)&0xff)<<8ul))
 630
 631
 632 #define      SCR_LOAD   0x00000000
 633 #define      SCR_SHL    0x01000000
 634 #define      SCR_OR     0x02000000
 635 #define      SCR_XOR    0x03000000
 636 #define      SCR_AND    0x04000000
 637 #define      SCR_SHR    0x05000000
 638 #define      SCR_ADD    0x06000000
 639 #define      SCR_ADDC   0x07000000
 640
 641 #define      SCR_SFBR_DATA   (0x00800000>>8ul)  /* Use SFBR as data */
 642
 643 /*-----------------------------------------------------------
 644  *
 645  *      FROM_REG (reg)            SFBR = reg
 646  *      << 0 >>
 647  *
 648  *      TO_REG   (reg)            reg  = SFBR
 649  *      << 0 >>
 650  *
 651  *      LOAD_REG (reg, data)      reg  = <data>
 652  *      << 0 >>
 653  *
 654  *      LOAD_SFBR(data)           SFBR = <data>
 655  *      << 0 >>
 656  *
 657  *-----------------------------------------------------------
 658  */
 659
 660 #define SCR_FROM_REG(reg) \
 661         SCR_REG_SFBR(reg,SCR_OR,0)
 662
 663 #define SCR_TO_REG(reg) \
 664         SCR_SFBR_REG(reg,SCR_OR,0)
 665
 666 #define SCR_LOAD_REG(reg,data) \
 667         SCR_REG_REG(reg,SCR_LOAD,data)
 668
 669 #define SCR_LOAD_SFBR(data) \
 670         (SCR_REG_SFBR (gpreg, SCR_LOAD, data))
 671
 672 /*-----------------------------------------------------------
 673  *
 674  *      LOAD  from memory   to register.
 675  *      STORE from register to memory.
 676  *
 677  *      Only supported by 810A, 860, 825A, 875, 895 and 896.
 678  *
 679  *-----------------------------------------------------------
 680  *
 681  *      LOAD_ABS (LEN)
 682  *      <<start address>>
 683  *
 684  *      LOAD_REL (LEN)        (DSA relative)
 685  *      <<dsa_offset>>
 686  *
 687  *-----------------------------------------------------------
 688  */
 689
 690 #define SCR_REG_OFS2(ofs) (((ofs) & 0xff) << 16ul)
 691 #define SCR_NO_FLUSH2   0x02000000
 692 #define SCR_DSA_REL2    0x10000000
 693
 694 #define SCR_LOAD_R(reg, how, n) \
 695         (0xe1000000 | how | (SCR_REG_OFS2(REG(reg))) | (n))
 696
 697 #define SCR_STORE_R(reg, how, n) \
 698         (0xe0000000 | how | (SCR_REG_OFS2(REG(reg))) | (n))
 699
 700 #define SCR_LOAD_ABS(reg, n)    SCR_LOAD_R(reg, SCR_NO_FLUSH2, n)
 701 #define SCR_LOAD_REL(reg, n)    SCR_LOAD_R(reg, SCR_NO_FLUSH2|SCR_DSA_REL2, n)
 702 #define SCR_LOAD_ABS_F(reg, n)  SCR_LOAD_R(reg, 0, n)
 703 #define SCR_LOAD_REL_F(reg, n)  SCR_LOAD_R(reg, SCR_DSA_REL2, n)
 704
 705 #define SCR_STORE_ABS(reg, n)   SCR_STORE_R(reg, SCR_NO_FLUSH2, n)
 706 #define SCR_STORE_REL(reg, n)   SCR_STORE_R(reg, SCR_NO_FLUSH2|SCR_DSA_REL2,n)
 707 #define SCR_STORE_ABS_F(reg, n) SCR_STORE_R(reg, 0, n)
 708 #define SCR_STORE_REL_F(reg, n) SCR_STORE_R(reg, SCR_DSA_REL2, n)
 709
 710
 711 /*-----------------------------------------------------------
 712  *
 713  *      Waiting for Disconnect or Reselect
 714  *
 715  *-----------------------------------------------------------
 716  *
 717  *      JUMP            [ | IFTRUE/IFFALSE ( ... ) ]
 718  *      <<address>>
 719  *
 720  *      JUMPR           [ | IFTRUE/IFFALSE ( ... ) ]
 721  *      <<distance>>
 722  *
 723  *      CALL            [ | IFTRUE/IFFALSE ( ... ) ]
 724  *      <<address>>
 725  *
 726  *      CALLR           [ | IFTRUE/IFFALSE ( ... ) ]
 727  *      <<distance>>
 728  *
 729  *      RETURN          [ | IFTRUE/IFFALSE ( ... ) ]
 730  *      <<dummy>>
 731  *
 732  *      INT             [ | IFTRUE/IFFALSE ( ... ) ]
 733  *      <<ident>>
 734  *
 735  *      INT_FLY         [ | IFTRUE/IFFALSE ( ... ) ]
 736  *      <<ident>>
 737  *
 738  *      Conditions:
 739  *           WHEN (phase)
 740  *           IF   (phase)
 741  *           CARRYSET
 742  *           DATA (data, mask)
 743  *
 744  *-----------------------------------------------------------
 745  */
 746
 747 #define SCR_NO_OP       0x80000000
 748 #define SCR_JUMP        0x80080000
 749 #define SCR_JUMP64      0x80480000
 750 #define SCR_JUMPR       0x80880000
 751 #define SCR_CALL        0x88080000
 752 #define SCR_CALLR       0x88880000
 753 #define SCR_RETURN      0x90080000
 754 #define SCR_INT         0x98080000
 755 #define SCR_INT_FLY     0x98180000
 756
 757 #define IFFALSE(arg)   (0x00080000 | (arg))
 758 #define IFTRUE(arg)    (0x00000000 | (arg))
 759
 760 #define WHEN(phase)    (0x00030000 | (phase))
 761 #define IF(phase)      (0x00020000 | (phase))
 762
 763 #define DATA(D)        (0x00040000 | ((D) & 0xff))
 764 #define MASK(D,M)      (0x00040000 | (((M ^ 0xff) & 0xff) << 8ul)|((D) & 0xff))
 765
 766 #define CARRYSET       (0x00200000)
 767
 768 /*-----------------------------------------------------------
 769  *
 770  *      SCSI  constants.
 771  *
 772  *-----------------------------------------------------------
 773  */
 774
 775 /*
 776  *      Messages
 777  */
 778
 779 #define M_COMPLETE      (0x00)
 780 #define M_EXTENDED      (0x01)
 781 #define M_SAVE_DP       (0x02)
 782 #define M_RESTORE_DP    (0x03)
 783 #define M_DISCONNECT    (0x04)
 784 #define M_ID_ERROR      (0x05)
 785 #define M_ABORT         (0x06)
 786 #define M_REJECT        (0x07)
 787 #define M_NOOP          (0x08)
 788 #define M_PARITY        (0x09)
 789 #define M_LCOMPLETE     (0x0a)
 790 #define M_FCOMPLETE     (0x0b)
 791 #define M_RESET         (0x0c)
 792 #define M_ABORT_TAG     (0x0d)
 793 #define M_CLEAR_QUEUE   (0x0e)
 794 #define M_INIT_REC      (0x0f)
 795 #define M_REL_REC       (0x10)
 796 #define M_TERMINATE     (0x11)
 797 #define M_SIMPLE_TAG    (0x20)
 798 #define M_HEAD_TAG      (0x21)
 799 #define M_ORDERED_TAG   (0x22)
 800 #define M_IGN_RESIDUE   (0x23)
 801 #define M_IDENTIFY      (0x80)
 802
 803 #define M_X_MODIFY_DP   (0x00)
 804 #define M_X_SYNC_REQ    (0x01)
 805 #define M_X_WIDE_REQ    (0x03)
 806 #define M_X_PPR_REQ     (0x04)
 807
 808 /*
 809  *      PPR protocol options
 810  */
 811 #define PPR_OPT_IU      (0x01)
 812 #define PPR_OPT_DT      (0x02)
 813 #define PPR_OPT_QAS     (0x04)
 814 #define PPR_OPT_MASK    (0x07)
 815
 816 /*
 817  *      Status
 818  */
 819
 820 #define S_GOOD          (0x00)
 821 #define S_CHECK_COND    (0x02)
 822 #define S_COND_MET      (0x04)
 823 #define S_BUSY          (0x08)
 824 #define S_INT           (0x10)
 825 #define S_INT_COND_MET  (0x14)
 826 #define S_CONFLICT      (0x18)
 827 #define S_TERMINATED    (0x20)
 828 #define S_QUEUE_FULL    (0x28)
 829 #define S_ILLEGAL       (0xff)
 830
 831 #endif /* defined SYM_DEFS_H */