include/asm-arm/arch-pxa/pxa-regs.h

   1 /*
   2  *  linux/include/asm-arm/arch-pxa/pxa-regs.h
   3  *
   4  *  Author:     Nicolas Pitre
   5  *  Created:    Jun 15, 2001
   6  *  Copyright:  MontaVista Software Inc.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  */
  12
  13 #include <linux/config.h>
  14
  15 // FIXME hack so that SA-1111.h will work [cb]
  16
  17 #ifndef __ASSEMBLY__
  18 typedef unsigned short  Word16 ;
  19 typedef unsigned int    Word32 ;
  20 typedef Word32          Word ;
  21 typedef Word            Quad [4] ;
  22 typedef void            *Address ;
  23 typedef void            (*ExcpHndlr) (void) ;
  24 #endif
  25
  26 /*
  27  * PXA Chip selects
  28  */
  29
  30 #define PXA_CS0_PHYS    0x00000000
  31 #define PXA_CS1_PHYS    0x04000000
  32 #define PXA_CS2_PHYS    0x08000000
  33 #define PXA_CS3_PHYS    0x0C000000
  34 #define PXA_CS4_PHYS    0x10000000
  35 #define PXA_CS5_PHYS    0x14000000
  36
  37
  38 /*
  39  * Personal Computer Memory Card International Association (PCMCIA) sockets
  40  */
  41
  42 #define PCMCIAPrtSp     0x04000000      /* PCMCIA Partition Space [byte]   */
  43 #define PCMCIASp        (4*PCMCIAPrtSp) /* PCMCIA Space [byte]             */
  44 #define PCMCIAIOSp      PCMCIAPrtSp     /* PCMCIA I/O Space [byte]         */
  45 #define PCMCIAAttrSp    PCMCIAPrtSp     /* PCMCIA Attribute Space [byte]   */
  46 #define PCMCIAMemSp     PCMCIAPrtSp     /* PCMCIA Memory Space [byte]      */
  47
  48 #define PCMCIA0Sp       PCMCIASp        /* PCMCIA 0 Space [byte]           */
  49 #define PCMCIA0IOSp     PCMCIAIOSp      /* PCMCIA 0 I/O Space [byte]       */
  50 #define PCMCIA0AttrSp   PCMCIAAttrSp    /* PCMCIA 0 Attribute Space [byte] */
  51 #define PCMCIA0MemSp    PCMCIAMemSp     /* PCMCIA 0 Memory Space [byte]    */
  52
  53 #define PCMCIA1Sp       PCMCIASp        /* PCMCIA 1 Space [byte]           */
  54 #define PCMCIA1IOSp     PCMCIAIOSp      /* PCMCIA 1 I/O Space [byte]       */
  55 #define PCMCIA1AttrSp   PCMCIAAttrSp    /* PCMCIA 1 Attribute Space [byte] */
  56 #define PCMCIA1MemSp    PCMCIAMemSp     /* PCMCIA 1 Memory Space [byte]    */
  57
  58 #define _PCMCIA(Nb)                     /* PCMCIA [0..1]                   */ \
  59                         (0x20000000 + (Nb)*PCMCIASp)
  60 #define _PCMCIAIO(Nb)   _PCMCIA (Nb)    /* PCMCIA I/O [0..1]               */
  61 #define _PCMCIAAttr(Nb)                 /* PCMCIA Attribute [0..1]         */ \
  62                         (_PCMCIA (Nb) + 2*PCMCIAPrtSp)
  63 #define _PCMCIAMem(Nb)                  /* PCMCIA Memory [0..1]            */ \
  64                         (_PCMCIA (Nb) + 3*PCMCIAPrtSp)
  65
  66 #define _PCMCIA0        _PCMCIA (0)     /* PCMCIA 0                        */
  67 #define _PCMCIA0IO      _PCMCIAIO (0)   /* PCMCIA 0 I/O                    */
  68 #define _PCMCIA0Attr    _PCMCIAAttr (0) /* PCMCIA 0 Attribute              */
  69 #define _PCMCIA0Mem     _PCMCIAMem (0)  /* PCMCIA 0 Memory                 */
  70
  71 #define _PCMCIA1        _PCMCIA (1)     /* PCMCIA 1                        */
  72 #define _PCMCIA1IO      _PCMCIAIO (1)   /* PCMCIA 1 I/O                    */
  73 #define _PCMCIA1Attr    _PCMCIAAttr (1) /* PCMCIA 1 Attribute              */
  74 #define _PCMCIA1Mem     _PCMCIAMem (1)  /* PCMCIA 1 Memory                 */
  75
  76
  77
  78 /*
  79  * DMA Controller
  80  */
  81
  82 #define DCSR0           __REG(0x40000000)  /* DMA Control / Status Register for Channel 0 */
  83 #define DCSR1           __REG(0x40000004)  /* DMA Control / Status Register for Channel 1 */
  84 #define DCSR2           __REG(0x40000008)  /* DMA Control / Status Register for Channel 2 */
  85 #define DCSR3           __REG(0x4000000c)  /* DMA Control / Status Register for Channel 3 */
  86 #define DCSR4           __REG(0x40000010)  /* DMA Control / Status Register for Channel 4 */
  87 #define DCSR5           __REG(0x40000014)  /* DMA Control / Status Register for Channel 5 */
  88 #define DCSR6           __REG(0x40000018)  /* DMA Control / Status Register for Channel 6 */
  89 #define DCSR7           __REG(0x4000001c)  /* DMA Control / Status Register for Channel 7 */
  90 #define DCSR8           __REG(0x40000020)  /* DMA Control / Status Register for Channel 8 */
  91 #define DCSR9           __REG(0x40000024)  /* DMA Control / Status Register for Channel 9 */
  92 #define DCSR10          __REG(0x40000028)  /* DMA Control / Status Register for Channel 10 */
  93 #define DCSR11          __REG(0x4000002c)  /* DMA Control / Status Register for Channel 11 */
  94 #define DCSR12          __REG(0x40000030)  /* DMA Control / Status Register for Channel 12 */
  95 #define DCSR13          __REG(0x40000034)  /* DMA Control / Status Register for Channel 13 */
  96 #define DCSR14          __REG(0x40000038)  /* DMA Control / Status Register for Channel 14 */
  97 #define DCSR15          __REG(0x4000003c)  /* DMA Control / Status Register for Channel 15 */
  98
  99 #define DCSR(x)         __REG2(0x40000000, (x) << 2)
 100
 101 #define DCSR_RUN        (1 << 31)       /* Run Bit (read / write) */
 102 #define DCSR_NODESC     (1 << 30)       /* No-Descriptor Fetch (read / write) */
 103 #define DCSR_STOPIRQEN  (1 << 29)       /* Stop Interrupt Enable (read / write) */
 104 #define DCSR_REQPEND    (1 << 8)        /* Request Pending (read-only) */
 105 #define DCSR_STOPSTATE  (1 << 3)        /* Stop State (read-only) */
 106 #define DCSR_ENDINTR    (1 << 2)        /* End Interrupt (read / write) */
 107 #define DCSR_STARTINTR  (1 << 1)        /* Start Interrupt (read / write) */
 108 #define DCSR_BUSERR     (1 << 0)        /* Bus Error Interrupt (read / write) */
 109
 110 #define DINT            __REG(0x400000f0)  /* DMA Interrupt Register */
 111
 112 #define DRCMR0          __REG(0x40000100)  /* Request to Channel Map Register for DREQ 0 */
 113 #define DRCMR1          __REG(0x40000104)  /* Request to Channel Map Register for DREQ 1 */
 114 #define DRCMR2          __REG(0x40000108)  /* Request to Channel Map Register for I2S receive Request */
 115 #define DRCMR3          __REG(0x4000010c)  /* Request to Channel Map Register for I2S transmit Request */
 116 #define DRCMR4          __REG(0x40000110)  /* Request to Channel Map Register for BTUART receive Request */
 117 #define DRCMR5          __REG(0x40000114)  /* Request to Channel Map Register for BTUART transmit Request. */
 118 #define DRCMR6          __REG(0x40000118)  /* Request to Channel Map Register for FFUART receive Request */
 119 #define DRCMR7          __REG(0x4000011c)  /* Request to Channel Map Register for FFUART transmit Request */
 120 #define DRCMR8          __REG(0x40000120)  /* Request to Channel Map Register for AC97 microphone Request */
 121 #define DRCMR9          __REG(0x40000124)  /* Request to Channel Map Register for AC97 modem receive Request */
 122 #define DRCMR10         __REG(0x40000128)  /* Request to Channel Map Register for AC97 modem transmit Request */
 123 #define DRCMR11         __REG(0x4000012c)  /* Request to Channel Map Register for AC97 audio receive Request */
 124 #define DRCMR12         __REG(0x40000130)  /* Request to Channel Map Register for AC97 audio transmit Request */
 125 #define DRCMR13         __REG(0x40000134)  /* Request to Channel Map Register for SSP receive Request */
 126 #define DRCMR14         __REG(0x40000138)  /* Request to Channel Map Register for SSP transmit Request */
 127 #define DRCMR15         __REG(0x4000013c)  /* Reserved */
 128 #define DRCMR16         __REG(0x40000140)  /* Reserved */
 129 #define DRCMR17         __REG(0x40000144)  /* Request to Channel Map Register for ICP receive Request */
 130 #define DRCMR18         __REG(0x40000148)  /* Request to Channel Map Register for ICP transmit Request */
 131 #define DRCMR19         __REG(0x4000014c)  /* Request to Channel Map Register for STUART receive Request */
 132 #define DRCMR20         __REG(0x40000150)  /* Request to Channel Map Register for STUART transmit Request */
 133 #define DRCMR21         __REG(0x40000154)  /* Request to Channel Map Register for MMC receive Request */
 134 #define DRCMR22         __REG(0x40000158)  /* Request to Channel Map Register for MMC transmit Request */
 135 #define DRCMR23         __REG(0x4000015c)  /* Reserved */
 136 #define DRCMR24         __REG(0x40000160)  /* Reserved */
 137 #define DRCMR25         __REG(0x40000164)  /* Request to Channel Map Register for USB endpoint 1 Request */
 138 #define DRCMR26         __REG(0x40000168)  /* Request to Channel Map Register for USB endpoint 2 Request */
 139 #define DRCMR27         __REG(0x4000016C)  /* Request to Channel Map Register for USB endpoint 3 Request */
 140 #define DRCMR28         __REG(0x40000170)  /* Request to Channel Map Register for USB endpoint 4 Request */
 141 #define DRCMR29         __REG(0x40000174)  /* Reserved */
 142 #define DRCMR30         __REG(0x40000178)  /* Request to Channel Map Register for USB endpoint 6 Request */
 143 #define DRCMR31         __REG(0x4000017C)  /* Request to Channel Map Register for USB endpoint 7 Request */
 144 #define DRCMR32         __REG(0x40000180)  /* Request to Channel Map Register for USB endpoint 8 Request */
 145 #define DRCMR33         __REG(0x40000184)  /* Request to Channel Map Register for USB endpoint 9 Request */
 146 #define DRCMR34         __REG(0x40000188)  /* Reserved */
 147 #define DRCMR35         __REG(0x4000018C)  /* Request to Channel Map Register for USB endpoint 11 Request */
 148 #define DRCMR36         __REG(0x40000190)  /* Request to Channel Map Register for USB endpoint 12 Request */
 149 #define DRCMR37         __REG(0x40000194)  /* Request to Channel Map Register for USB endpoint 13 Request */
 150 #define DRCMR38         __REG(0x40000198)  /* Request to Channel Map Register for USB endpoint 14 Request */
 151 #define DRCMR39         __REG(0x4000019C)  /* Reserved */
 152
 153 #define DRCMRRXSADR     DRCMR2
 154 #define DRCMRTXSADR     DRCMR3
 155 #define DRCMRRXBTRBR    DRCMR4
 156 #define DRCMRTXBTTHR    DRCMR5
 157 #define DRCMRRXFFRBR    DRCMR6
 158 #define DRCMRTXFFTHR    DRCMR7
 159 #define DRCMRRXMCDR     DRCMR8
 160 #define DRCMRRXMODR     DRCMR9
 161 #define DRCMRTXMODR     DRCMR10
 162 #define DRCMRRXPCDR     DRCMR11
 163 #define DRCMRTXPCDR     DRCMR12
 164 #define DRCMRRXSSDR     DRCMR13
 165 #define DRCMRTXSSDR     DRCMR14
 166 #define DRCMRRXICDR     DRCMR17
 167 #define DRCMRTXICDR     DRCMR18
 168 #define DRCMRRXSTRBR    DRCMR19
 169 #define DRCMRTXSTTHR    DRCMR20
 170 #define DRCMRRXMMC      DRCMR21
 171 #define DRCMRTXMMC      DRCMR22
 172
 173 #define DRCMR_MAPVLD    (1 << 7)        /* Map Valid (read / write) */
 174 #define DRCMR_CHLNUM    0x0f            /* mask for Channel Number (read / write) */
 175
 176 #define DDADR0          __REG(0x40000200)  /* DMA Descriptor Address Register Channel 0 */
 177 #define DSADR0          __REG(0x40000204)  /* DMA Source Address Register Channel 0 */
 178 #define DTADR0          __REG(0x40000208)  /* DMA Target Address Register Channel 0 */
 179 #define DCMD0           __REG(0x4000020c)  /* DMA Command Address Register Channel 0 */
 180 #define DDADR1          __REG(0x40000210)  /* DMA Descriptor Address Register Channel 1 */
 181 #define DSADR1          __REG(0x40000214)  /* DMA Source Address Register Channel 1 */
 182 #define DTADR1          __REG(0x40000218)  /* DMA Target Address Register Channel 1 */
 183 #define DCMD1           __REG(0x4000021c)  /* DMA Command Address Register Channel 1 */
 184 #define DDADR2          __REG(0x40000220)  /* DMA Descriptor Address Register Channel 2 */
 185 #define DSADR2          __REG(0x40000224)  /* DMA Source Address Register Channel 2 */
 186 #define DTADR2          __REG(0x40000228)  /* DMA Target Address Register Channel 2 */
 187 #define DCMD2           __REG(0x4000022c)  /* DMA Command Address Register Channel 2 */
 188 #define DDADR3          __REG(0x40000230)  /* DMA Descriptor Address Register Channel 3 */
 189 #define DSADR3          __REG(0x40000234)  /* DMA Source Address Register Channel 3 */
 190 #define DTADR3          __REG(0x40000238)  /* DMA Target Address Register Channel 3 */
 191 #define DCMD3           __REG(0x4000023c)  /* DMA Command Address Register Channel 3 */
 192 #define DDADR4          __REG(0x40000240)  /* DMA Descriptor Address Register Channel 4 */
 193 #define DSADR4          __REG(0x40000244)  /* DMA Source Address Register Channel 4 */
 194 #define DTADR4          __REG(0x40000248)  /* DMA Target Address Register Channel 4 */
 195 #define DCMD4           __REG(0x4000024c)  /* DMA Command Address Register Channel 4 */
 196 #define DDADR5          __REG(0x40000250)  /* DMA Descriptor Address Register Channel 5 */
 197 #define DSADR5          __REG(0x40000254)  /* DMA Source Address Register Channel 5 */
 198 #define DTADR5          __REG(0x40000258)  /* DMA Target Address Register Channel 5 */
 199 #define DCMD5           __REG(0x4000025c)  /* DMA Command Address Register Channel 5 */
 200 #define DDADR6          __REG(0x40000260)  /* DMA Descriptor Address Register Channel 6 */
 201 #define DSADR6          __REG(0x40000264)  /* DMA Source Address Register Channel 6 */
 202 #define DTADR6          __REG(0x40000268)  /* DMA Target Address Register Channel 6 */
 203 #define DCMD6           __REG(0x4000026c)  /* DMA Command Address Register Channel 6 */
 204 #define DDADR7          __REG(0x40000270)  /* DMA Descriptor Address Register Channel 7 */
 205 #define DSADR7          __REG(0x40000274)  /* DMA Source Address Register Channel 7 */
 206 #define DTADR7          __REG(0x40000278)  /* DMA Target Address Register Channel 7 */
 207 #define DCMD7           __REG(0x4000027c)  /* DMA Command Address Register Channel 7 */
 208 #define DDADR8          __REG(0x40000280)  /* DMA Descriptor Address Register Channel 8 */
 209 #define DSADR8          __REG(0x40000284)  /* DMA Source Address Register Channel 8 */
 210 #define DTADR8          __REG(0x40000288)  /* DMA Target Address Register Channel 8 */
 211 #define DCMD8           __REG(0x4000028c)  /* DMA Command Address Register Channel 8 */
 212 #define DDADR9          __REG(0x40000290)  /* DMA Descriptor Address Register Channel 9 */
 213 #define DSADR9          __REG(0x40000294)  /* DMA Source Address Register Channel 9 */
 214 #define DTADR9          __REG(0x40000298)  /* DMA Target Address Register Channel 9 */
 215 #define DCMD9           __REG(0x4000029c)  /* DMA Command Address Register Channel 9 */
 216 #define DDADR10         __REG(0x400002a0)  /* DMA Descriptor Address Register Channel 10 */
 217 #define DSADR10         __REG(0x400002a4)  /* DMA Source Address Register Channel 10 */
 218 #define DTADR10         __REG(0x400002a8)  /* DMA Target Address Register Channel 10 */
 219 #define DCMD10          __REG(0x400002ac)  /* DMA Command Address Register Channel 10 */
 220 #define DDADR11         __REG(0x400002b0)  /* DMA Descriptor Address Register Channel 11 */
 221 #define DSADR11         __REG(0x400002b4)  /* DMA Source Address Register Channel 11 */
 222 #define DTADR11         __REG(0x400002b8)  /* DMA Target Address Register Channel 11 */
 223 #define DCMD11          __REG(0x400002bc)  /* DMA Command Address Register Channel 11 */
 224 #define DDADR12         __REG(0x400002c0)  /* DMA Descriptor Address Register Channel 12 */
 225 #define DSADR12         __REG(0x400002c4)  /* DMA Source Address Register Channel 12 */
 226 #define DTADR12         __REG(0x400002c8)  /* DMA Target Address Register Channel 12 */
 227 #define DCMD12          __REG(0x400002cc)  /* DMA Command Address Register Channel 12 */
 228 #define DDADR13         __REG(0x400002d0)  /* DMA Descriptor Address Register Channel 13 */
 229 #define DSADR13         __REG(0x400002d4)  /* DMA Source Address Register Channel 13 */
 230 #define DTADR13         __REG(0x400002d8)  /* DMA Target Address Register Channel 13 */
 231 #define DCMD13          __REG(0x400002dc)  /* DMA Command Address Register Channel 13 */
 232 #define DDADR14         __REG(0x400002e0)  /* DMA Descriptor Address Register Channel 14 */
 233 #define DSADR14         __REG(0x400002e4)  /* DMA Source Address Register Channel 14 */
 234 #define DTADR14         __REG(0x400002e8)  /* DMA Target Address Register Channel 14 */
 235 #define DCMD14          __REG(0x400002ec)  /* DMA Command Address Register Channel 14 */
 236 #define DDADR15         __REG(0x400002f0)  /* DMA Descriptor Address Register Channel 15 */
 237 #define DSADR15         __REG(0x400002f4)  /* DMA Source Address Register Channel 15 */
 238 #define DTADR15         __REG(0x400002f8)  /* DMA Target Address Register Channel 15 */
 239 #define DCMD15          __REG(0x400002fc)  /* DMA Command Address Register Channel 15 */
 240
 241 #define DDADR(x)        __REG2(0x40000200, (x) << 4)
 242 #define DSADR(x)        __REG2(0x40000204, (x) << 4)
 243 #define DTADR(x)        __REG2(0x40000208, (x) << 4)
 244 #define DCMD(x)         __REG2(0x4000020c, (x) << 4)
 245
 246 #define DDADR_DESCADDR  0xfffffff0      /* Address of next descriptor (mask) */
 247 #define DDADR_STOP      (1 << 0)        /* Stop (read / write) */
 248
 249 #define DCMD_INCSRCADDR (1 << 31)       /* Source Address Increment Setting. */
 250 #define DCMD_INCTRGADDR (1 << 30)       /* Target Address Increment Setting. */
 251 #define DCMD_FLOWSRC    (1 << 29)       /* Flow Control by the source. */
 252 #define DCMD_FLOWTRG    (1 << 28)       /* Flow Control by the target. */
 253 #define DCMD_STARTIRQEN (1 << 22)       /* Start Interrupt Enable */
 254 #define DCMD_ENDIRQEN   (1 << 21)       /* End Interrupt Enable */
 255 #define DCMD_ENDIAN     (1 << 18)       /* Device Endian-ness. */
 256 #define DCMD_BURST8     (1 << 16)       /* 8 byte burst */
 257 #define DCMD_BURST16    (2 << 16)       /* 16 byte burst */
 258 #define DCMD_BURST32    (3 << 16)       /* 32 byte burst */
 259 #define DCMD_WIDTH1     (1 << 14)       /* 1 byte width */
 260 #define DCMD_WIDTH2     (2 << 14)       /* 2 byte width (HalfWord) */
 261 #define DCMD_WIDTH4     (3 << 14)       /* 4 byte width (Word) */
 262 #define DCMD_LENGTH     0x01fff         /* length mask (max = 8K - 1) */
 263
 264 /* default combinations */
 265 #define DCMD_RXPCDR     (DCMD_INCTRGADDR|DCMD_FLOWSRC|DCMD_BURST32|DCMD_WIDTH4)
 266 #define DCMD_RXMCDR     (DCMD_INCTRGADDR|DCMD_FLOWSRC|DCMD_BURST32|DCMD_WIDTH4)
 267 #define DCMD_TXPCDR     (DCMD_INCSRCADDR|DCMD_FLOWTRG|DCMD_BURST32|DCMD_WIDTH4)
 268
 269
 270 /*
 271  * UARTs
 272  */
 273
 274 /* Full Function UART (FFUART) */
 275 #define FFUART          FFRBR
 276 #define FFRBR           __REG(0x40100000)  /* Receive Buffer Register (read only) */
 277 #define FFTHR           __REG(0x40100000)  /* Transmit Holding Register (write only) */
 278 #define FFIER           __REG(0x40100004)  /* Interrupt Enable Register (read/write) */
 279 #define FFIIR           __REG(0x40100008)  /* Interrupt ID Register (read only) */
 280 #define FFFCR           __REG(0x40100008)  /* FIFO Control Register (write only) */
 281 #define FFLCR           __REG(0x4010000C)  /* Line Control Register (read/write) */
 282 #define FFMCR           __REG(0x40100010)  /* Modem Control Register (read/write) */
 283 #define FFLSR           __REG(0x40100014)  /* Line Status Register (read only) */
 284 #define FFMSR           __REG(0x40100018)  /* Modem Status Register (read only) */
 285 #define FFSPR           __REG(0x4010001C)  /* Scratch Pad Register (read/write) */
 286 #define FFISR           __REG(0x40100020)  /* Infrared Selection Register (read/write) */
 287 #define FFDLL           __REG(0x40100000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
 288 #define FFDLH           __REG(0x40100004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
 289
 290 /* Bluetooth UART (BTUART) */
 291 #define BTUART          BTRBR
 292 #define BTRBR           __REG(0x40200000)  /* Receive Buffer Register (read only) */
 293 #define BTTHR           __REG(0x40200000)  /* Transmit Holding Register (write only) */
 294 #define BTIER           __REG(0x40200004)  /* Interrupt Enable Register (read/write) */
 295 #define BTIIR           __REG(0x40200008)  /* Interrupt ID Register (read only) */
 296 #define BTFCR           __REG(0x40200008)  /* FIFO Control Register (write only) */
 297 #define BTLCR           __REG(0x4020000C)  /* Line Control Register (read/write) */
 298 #define BTMCR           __REG(0x40200010)  /* Modem Control Register (read/write) */
 299 #define BTLSR           __REG(0x40200014)  /* Line Status Register (read only) */
 300 #define BTMSR           __REG(0x40200018)  /* Modem Status Register (read only) */
 301 #define BTSPR           __REG(0x4020001C)  /* Scratch Pad Register (read/write) */
 302 #define BTISR           __REG(0x40200020)  /* Infrared Selection Register (read/write) */
 303 #define BTDLL           __REG(0x40200000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
 304 #define BTDLH           __REG(0x40200004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
 305
 306 /* Standard UART (STUART) */
 307 #define STUART          STRBR
 308 #define STRBR           __REG(0x40700000)  /* Receive Buffer Register (read only) */
 309 #define STTHR           __REG(0x40700000)  /* Transmit Holding Register (write only) */
 310 #define STIER           __REG(0x40700004)  /* Interrupt Enable Register (read/write) */
 311 #define STIIR           __REG(0x40700008)  /* Interrupt ID Register (read only) */
 312 #define STFCR           __REG(0x40700008)  /* FIFO Control Register (write only) */
 313 #define STLCR           __REG(0x4070000C)  /* Line Control Register (read/write) */
 314 #define STMCR           __REG(0x40700010)  /* Modem Control Register (read/write) */
 315 #define STLSR           __REG(0x40700014)  /* Line Status Register (read only) */
 316 #define STMSR           __REG(0x40700018)  /* Reserved */
 317 #define STSPR           __REG(0x4070001C)  /* Scratch Pad Register (read/write) */
 318 #define STISR           __REG(0x40700020)  /* Infrared Selection Register (read/write) */
 319 #define STDLL           __REG(0x40700000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
 320 #define STDLH           __REG(0x40700004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
 321
 322 #define IER_DMAE        (1 << 7)        /* DMA Requests Enable */
 323 #define IER_UUE         (1 << 6)        /* UART Unit Enable */
 324 #define IER_NRZE        (1 << 5)        /* NRZ coding Enable */
 325 #define IER_RTIOE       (1 << 4)        /* Receiver Time Out Interrupt Enable */
 326 #define IER_MIE         (1 << 3)        /* Modem Interrupt Enable */
 327 #define IER_RLSE        (1 << 2)        /* Receiver Line Status Interrupt Enable */
 328 #define IER_TIE         (1 << 1)        /* Transmit Data request Interrupt Enable */
 329 #define IER_RAVIE       (1 << 0)        /* Receiver Data Available Interrupt Enable */
 330
 331 #define IIR_FIFOES1     (1 << 7)        /* FIFO Mode Enable Status */
 332 #define IIR_FIFOES0     (1 << 6)        /* FIFO Mode Enable Status */
 333 #define IIR_TOD         (1 << 3)        /* Time Out Detected */
 334 #define IIR_IID2        (1 << 2)        /* Interrupt Source Encoded */
 335 #define IIR_IID1        (1 << 1)        /* Interrupt Source Encoded */
 336 #define IIR_IP          (1 << 0)        /* Interrupt Pending (active low) */
 337
 338 #define FCR_ITL2        (1 << 7)        /* Interrupt Trigger Level */
 339 #define FCR_ITL1        (1 << 6)        /* Interrupt Trigger Level */
 340 #define FCR_RESETTF     (1 << 2)        /* Reset Transmitter FIFO */
 341 #define FCR_RESETRF     (1 << 1)        /* Reset Receiver FIFO */
 342 #define FCR_TRFIFOE     (1 << 0)        /* Transmit and Receive FIFO Enable */
 343 #define FCR_ITL_1       (0)
 344 #define FCR_ITL_8       (FCR_ITL1)
 345 #define FCR_ITL_16      (FCR_ITL2)
 346 #define FCR_ITL_32      (FCR_ITL2|FCR_ITL1)
 347
 348 #define LCR_DLAB        (1 << 7)        /* Divisor Latch Access Bit */
 349 #define LCR_SB          (1 << 6)        /* Set Break */
 350 #define LCR_STKYP       (1 << 5)        /* Sticky Parity */
 351 #define LCR_EPS         (1 << 4)        /* Even Parity Select */
 352 #define LCR_PEN         (1 << 3)        /* Parity Enable */
 353 #define LCR_STB         (1 << 2)        /* Stop Bit */
 354 #define LCR_WLS1        (1 << 1)        /* Word Length Select */
 355 #define LCR_WLS0        (1 << 0)        /* Word Length Select */
 356
 357 #define LSR_FIFOE       (1 << 7)        /* FIFO Error Status */
 358 #define LSR_TEMT        (1 << 6)        /* Transmitter Empty */
 359 #define LSR_TDRQ        (1 << 5)        /* Transmit Data Request */
 360 #define LSR_BI          (1 << 4)        /* Break Interrupt */
 361 #define LSR_FE          (1 << 3)        /* Framing Error */
 362 #define LSR_PE          (1 << 2)        /* Parity Error */
 363 #define LSR_OE          (1 << 1)        /* Overrun Error */
 364 #define LSR_DR          (1 << 0)        /* Data Ready */
 365
 366 #define MCR_LOOP        (1 << 4)
 367 #define MCR_OUT2        (1 << 3)        /* force MSR_DCD in loopback mode */
 368 #define MCR_OUT1        (1 << 2)        /* force MSR_RI in loopback mode */
 369 #define MCR_RTS         (1 << 1)        /* Request to Send */
 370 #define MCR_DTR         (1 << 0)        /* Data Terminal Ready */
 371
 372 #define MSR_DCD         (1 << 7)        /* Data Carrier Detect */
 373 #define MSR_RI          (1 << 6)        /* Ring Indicator */
 374 #define MSR_DSR         (1 << 5)        /* Data Set Ready */
 375 #define MSR_CTS         (1 << 4)        /* Clear To Send */
 376 #define MSR_DDCD        (1 << 3)        /* Delta Data Carrier Detect */
 377 #define MSR_TERI        (1 << 2)        /* Trailing Edge Ring Indicator */
 378 #define MSR_DDSR        (1 << 1)        /* Delta Data Set Ready */
 379 #define MSR_DCTS        (1 << 0)        /* Delta Clear To Send */
 380
 381 /*
 382  * IrSR (Infrared Selection Register)
 383  */
 384 #define STISR_RXPL      (1 << 4)        /* Receive Data Polarity */
 385 #define STISR_TXPL      (1 << 3)        /* Transmit Data Polarity */
 386 #define STISR_XMODE     (1 << 2)        /* Transmit Pulse Width Select */
 387 #define STISR_RCVEIR    (1 << 1)        /* Receiver SIR Enable */
 388 #define STISR_XMITIR    (1 << 0)        /* Transmitter SIR Enable */
 389
 390
 391 /*
 392  * I2C registers
 393  */
 394
 395 #define IBMR            __REG(0x40301680)  /* I2C Bus Monitor Register - IBMR */
 396 #define IDBR            __REG(0x40301688)  /* I2C Data Buffer Register - IDBR */
 397 #define ICR             __REG(0x40301690)  /* I2C Control Register - ICR */
 398 #define ISR             __REG(0x40301698)  /* I2C Status Register - ISR */
 399 #define ISAR            __REG(0x403016A0)  /* I2C Slave Address Register - ISAR */
 400
 401 #define ICR_START       (1 << 0)           /* start bit */
 402 #define ICR_STOP        (1 << 1)           /* stop bit */
 403 #define ICR_ACKNAK      (1 << 2)           /* send ACK(0) or NAK(1) */
 404 #define ICR_TB          (1 << 3)           /* transfer byte bit */
 405 #define ICR_MA          (1 << 4)           /* master abort */
 406 #define ICR_SCLE        (1 << 5)           /* master clock enable */
 407 #define ICR_IUE         (1 << 6)           /* unit enable */
 408 #define ICR_GCD         (1 << 7)           /* general call disable */
 409 #define ICR_ITEIE       (1 << 8)           /* enable tx interrupts */
 410 #define ICR_IRFIE       (1 << 9)           /* enable rx interrupts */
 411 #define ICR_BEIE        (1 << 10)          /* enable bus error ints */
 412 #define ICR_SSDIE       (1 << 11)          /* slave STOP detected int enable */
 413 #define ICR_ALDIE       (1 << 12)          /* enable arbitration interrupt */
 414 #define ICR_SADIE       (1 << 13)          /* slave address detected int enable */
 415 #define ICR_UR          (1 << 14)          /* unit reset */
 416
 417 #define ISR_RWM         (1 << 0)           /* read/write mode */
 418 #define ISR_ACKNAK      (1 << 1)           /* ack/nak status */
 419 #define ISR_UB          (1 << 2)           /* unit busy */
 420 #define ISR_IBB         (1 << 3)           /* bus busy */
 421 #define ISR_SSD         (1 << 4)           /* slave stop detected */
 422 #define ISR_ALD         (1 << 5)           /* arbitration loss detected */
 423 #define ISR_ITE         (1 << 6)           /* tx buffer empty */
 424 #define ISR_IRF         (1 << 7)           /* rx buffer full */
 425 #define ISR_GCAD        (1 << 8)           /* general call address detected */
 426 #define ISR_SAD         (1 << 9)           /* slave address detected */
 427 #define ISR_BED         (1 << 10)          /* bus error no ACK/NAK */
 428
 429
 430 /*
 431  * Serial Audio Controller
 432  */
 433
 434 /* FIXME: This clash with SA1111 defines */
 435 #ifndef CONFIG_SA1111
 436 #define SACR0           __REG(0x40400000)  /* Global Control Register */
 437 #define SACR1           __REG(0x40400004)  /* Serial Audio I 2 S/MSB-Justified Control Register */
 438 #define SASR0           __REG(0x4040000C)  /* Serial Audio I 2 S/MSB-Justified Interface and FIFO Status Register */
 439 #define SAIMR           __REG(0x40400014)  /* Serial Audio Interrupt Mask Register */
 440 #define SAICR           __REG(0x40400018)  /* Serial Audio Interrupt Clear Register */
 441 #define SADIV           __REG(0x40400060)  /* Audio Clock Divider Register. */
 442 #define SADR            __REG(0x40400080)  /* Serial Audio Data Register (TX and RX FIFO access Register). */
 443 #endif
 444
 445
 446 /*
 447  * AC97 Controller registers
 448  */
 449
 450 #define POCR            __REG(0x40500000)  /* PCM Out Control Register */
 451 #define POCR_FEIE       (1 << 3)        /* FIFO Error Interrupt Enable */
 452
 453 #define PICR            __REG(0x40500004)  /* PCM In Control Register */
 454 #define PICR_FEIE       (1 << 3)        /* FIFO Error Interrupt Enable */
 455
 456 #define MCCR            __REG(0x40500008)  /* Mic In Control Register */
 457 #define MCCR_FEIE       (1 << 3)        /* FIFO Error Interrupt Enable */
 458
 459 #define GCR             __REG(0x4050000C)  /* Global Control Register */
 460 #define GCR_CDONE_IE    (1 << 19)       /* Command Done Interrupt Enable */
 461 #define GCR_SDONE_IE    (1 << 18)       /* Status Done Interrupt Enable */
 462 #define GCR_SECRDY_IEN  (1 << 9)        /* Secondary Ready Interrupt Enable */
 463 #define GCR_PRIRDY_IEN  (1 << 8)        /* Primary Ready Interrupt Enable */
 464 #define GCR_SECRES_IEN  (1 << 5)        /* Secondary Resume Interrupt Enable */
 465 #define GCR_PRIRES_IEN  (1 << 4)        /* Primary Resume Interrupt Enable */
 466 #define GCR_ACLINK_OFF  (1 << 3)        /* AC-link Shut Off */
 467 #define GCR_WARM_RST    (1 << 2)        /* AC97 Warm Reset */
 468 #define GCR_COLD_RST    (1 << 1)        /* AC'97 Cold Reset (0 = active) */
 469 #define GCR_GIE         (1 << 0)        /* Codec GPI Interrupt Enable */
 470
 471 #define POSR            __REG(0x40500010)  /* PCM Out Status Register */
 472 #define POSR_FIFOE      (1 << 4)        /* FIFO error */
 473
 474 #define PISR            __REG(0x40500014)  /* PCM In Status Register */
 475 #define PISR_FIFOE      (1 << 4)        /* FIFO error */
 476
 477 #define MCSR            __REG(0x40500018)  /* Mic In Status Register */
 478 #define MCSR_FIFOE      (1 << 4)        /* FIFO error */
 479
 480 #define GSR             __REG(0x4050001C)  /* Global Status Register */
 481 #define GSR_CDONE       (1 << 19)       /* Command Done */
 482 #define GSR_SDONE       (1 << 18)       /* Status Done */
 483 #define GSR_RDCS        (1 << 15)       /* Read Completion Status */
 484 #define GSR_BIT3SLT12   (1 << 14)       /* Bit 3 of slot 12 */
 485 #define GSR_BIT2SLT12   (1 << 13)       /* Bit 2 of slot 12 */
 486 #define GSR_BIT1SLT12   (1 << 12)       /* Bit 1 of slot 12 */
 487 #define GSR_SECRES      (1 << 11)       /* Secondary Resume Interrupt */
 488 #define GSR_PRIRES      (1 << 10)       /* Primary Resume Interrupt */
 489 #define GSR_SCR         (1 << 9)        /* Secondary Codec Ready */
 490 #define GSR_PCR         (1 << 8)        /*  Primary Codec Ready */
 491 #define GSR_MINT        (1 << 7)        /* Mic In Interrupt */
 492 #define GSR_POINT       (1 << 6)        /* PCM Out Interrupt */
 493 #define GSR_PIINT       (1 << 5)        /* PCM In Interrupt */
 494 #define GSR_MOINT       (1 << 2)        /* Modem Out Interrupt */
 495 #define GSR_MIINT       (1 << 1)        /* Modem In Interrupt */
 496 #define GSR_GSCI        (1 << 0)        /* Codec GPI Status Change Interrupt */
 497
 498 #define CAR             __REG(0x40500020)  /* CODEC Access Register */
 499 #define CAR_CAIP        (1 << 0)        /* Codec Access In Progress */
 500
 501 #define PCDR            __REG(0x40500040)  /* PCM FIFO Data Register */
 502 #define MCDR            __REG(0x40500060)  /* Mic-in FIFO Data Register */
 503
 504 #define MOCR            __REG(0x40500100)  /* Modem Out Control Register */
 505 #define MOCR_FEIE       (1 << 3)        /* FIFO Error */
 506
 507 #define MICR            __REG(0x40500108)  /* Modem In Control Register */
 508 #define MICR_FEIE       (1 << 3)        /* FIFO Error */
 509
 510 #define MOSR            __REG(0x40500110)  /* Modem Out Status Register */
 511 #define MOSR_FIFOE      (1 << 4)        /* FIFO error */
 512
 513 #define MISR            __REG(0x40500118)  /* Modem In Status Register */
 514 #define MISR_FIFOE      (1 << 4)        /* FIFO error */
 515
 516 #define MODR            __REG(0x40500140)  /* Modem FIFO Data Register */
 517
 518 #define PAC_REG_BASE    __REG(0x40500200)  /* Primary Audio Codec */
 519 #define SAC_REG_BASE    __REG(0x40500300)  /* Secondary Audio Codec */
 520 #define PMC_REG_BASE    __REG(0x40500400)  /* Primary Modem Codec */
 521 #define SMC_REG_BASE    __REG(0x40500500)  /* Secondary Modem Codec */
 522
 523
 524 /*
 525  * USB Device Controller
 526  */
 527 #define UDC_RES1        __REG(0x40600004)  /* UDC Undocumented - Reserved1 */
 528 #define UDC_RES2        __REG(0x40600008)  /* UDC Undocumented - Reserved2 */
 529 #define UDC_RES3        __REG(0x4060000C)  /* UDC Undocumented - Reserved3 */
 530
 531 #define UDCCR           __REG(0x40600000)  /* UDC Control Register */
 532 #define UDCCR_UDE       (1 << 0)        /* UDC enable */
 533 #define UDCCR_UDA       (1 << 1)        /* UDC active */
 534 #define UDCCR_RSM       (1 << 2)        /* Device resume */
 535 #define UDCCR_RESIR     (1 << 3)        /* Resume interrupt request */
 536 #define UDCCR_SUSIR     (1 << 4)        /* Suspend interrupt request */
 537 #define UDCCR_SRM       (1 << 5)        /* Suspend/resume interrupt mask */
 538 #define UDCCR_RSTIR     (1 << 6)        /* Reset interrupt request */
 539 #define UDCCR_REM       (1 << 7)        /* Reset interrupt mask */
 540
 541 #define UDCCS0          __REG(0x40600010)  /* UDC Endpoint 0 Control/Status Register */
 542 #define UDCCS0_OPR      (1 << 0)        /* OUT packet ready */
 543 #define UDCCS0_IPR      (1 << 1)        /* IN packet ready */
 544 #define UDCCS0_FTF      (1 << 2)        /* Flush Tx FIFO */
 545 #define UDCCS0_DRWF     (1 << 3)        /* Device remote wakeup feature */
 546 #define UDCCS0_SST      (1 << 4)        /* Sent stall */
 547 #define UDCCS0_FST      (1 << 5)        /* Force stall */
 548 #define UDCCS0_RNE      (1 << 6)        /* Receive FIFO no empty */
 549 #define UDCCS0_SA       (1 << 7)        /* Setup active */
 550
 551 /* Bulk IN - Endpoint 1,6,11 */
 552 #define UDCCS1          __REG(0x40600014)  /* UDC Endpoint 1 (IN) Control/Status Register */
 553 #define UDCCS6          __REG(0x40600028)  /* UDC Endpoint 6 (IN) Control/Status Register */
 554 #define UDCCS11         __REG(0x4060003C)  /* UDC Endpoint 11 (IN) Control/Status Register */
 555
 556 #define UDCCS_BI_TFS    (1 << 0)        /* Transmit FIFO service */
 557 #define UDCCS_BI_TPC    (1 << 1)        /* Transmit packet complete */
 558 #define UDCCS_BI_FTF    (1 << 2)        /* Flush Tx FIFO */
 559 #define UDCCS_BI_TUR    (1 << 3)        /* Transmit FIFO underrun */
 560 #define UDCCS_BI_SST    (1 << 4)        /* Sent stall */
 561 #define UDCCS_BI_FST    (1 << 5)        /* Force stall */
 562 #define UDCCS_BI_TSP    (1 << 7)        /* Transmit short packet */
 563
 564 /* Bulk OUT - Endpoint 2,7,12 */
 565 #define UDCCS2          __REG(0x40600018)  /* UDC Endpoint 2 (OUT) Control/Status Register */
 566 #define UDCCS7          __REG(0x4060002C)  /* UDC Endpoint 7 (OUT) Control/Status Register */
 567 #define UDCCS12         __REG(0x40600040)  /* UDC Endpoint 12 (OUT) Control/Status Register */
 568
 569 #define UDCCS_BO_RFS    (1 << 0)        /* Receive FIFO service */
 570 #define UDCCS_BO_RPC    (1 << 1)        /* Receive packet complete */
 571 #define UDCCS_BO_DME    (1 << 3)        /* DMA enable */
 572 #define UDCCS_BO_SST    (1 << 4)        /* Sent stall */
 573 #define UDCCS_BO_FST    (1 << 5)        /* Force stall */
 574 #define UDCCS_BO_RNE    (1 << 6)        /* Receive FIFO not empty */
 575 #define UDCCS_BO_RSP    (1 << 7)        /* Receive short packet */
 576
 577 /* Isochronous IN - Endpoint 3,8,13 */
 578 #define UDCCS3          __REG(0x4060001C)  /* UDC Endpoint 3 (IN) Control/Status Register */
 579 #define UDCCS8          __REG(0x40600030)  /* UDC Endpoint 8 (IN) Control/Status Register */
 580 #define UDCCS13         __REG(0x40600044)  /* UDC Endpoint 13 (IN) Control/Status Register */
 581
 582 #define UDCCS_II_TFS    (1 << 0)        /* Transmit FIFO service */
 583 #define UDCCS_II_TPC    (1 << 1)        /* Transmit packet complete */
 584 #define UDCCS_II_FTF    (1 << 2)        /* Flush Tx FIFO */
 585 #define UDCCS_II_TUR    (1 << 3)        /* Transmit FIFO underrun */
 586 #define UDCCS_II_TSP    (1 << 7)        /* Transmit short packet */
 587
 588 /* Isochronous OUT - Endpoint 4,9,14 */
 589 #define UDCCS4          __REG(0x40600020)  /* UDC Endpoint 4 (OUT) Control/Status Register */
 590 #define UDCCS9          __REG(0x40600034)  /* UDC Endpoint 9 (OUT) Control/Status Register */
 591 #define UDCCS14         __REG(0x40600048)  /* UDC Endpoint 14 (OUT) Control/Status Register */
 592
 593 #define UDCCS_IO_RFS    (1 << 0)        /* Receive FIFO service */
 594 #define UDCCS_IO_RPC    (1 << 1)        /* Receive packet complete */
 595 #define UDCCS_IO_ROF    (1 << 3)        /* Receive overflow */
 596 #define UDCCS_IO_DME    (1 << 3)        /* DMA enable */
 597 #define UDCCS_IO_RNE    (1 << 6)        /* Receive FIFO not empty */
 598 #define UDCCS_IO_RSP    (1 << 7)        /* Receive short packet */
 599
 600 /* Interrupt IN - Endpoint 5,10,15 */
 601 #define UDCCS5          __REG(0x40600024)  /* UDC Endpoint 5 (Interrupt) Control/Status Register */
 602 #define UDCCS10         __REG(0x40600038)  /* UDC Endpoint 10 (Interrupt) Control/Status Register */
 603 #define UDCCS15         __REG(0x4060004C)  /* UDC Endpoint 15 (Interrupt) Control/Status Register */
 604
 605 #define UDCCS_INT_TFS   (1 << 0)        /* Transmit FIFO service */
 606 #define UDCCS_INT_TPC   (1 << 1)        /* Transmit packet complete */
 607 #define UDCCS_INT_FTF   (1 << 2)        /* Flush Tx FIFO */
 608 #define UDCCS_INT_TUR   (1 << 3)        /* Transmit FIFO underrun */
 609 #define UDCCS_INT_SST   (1 << 4)        /* Sent stall */
 610 #define UDCCS_INT_FST   (1 << 5)        /* Force stall */
 611 #define UDCCS_INT_TSP   (1 << 7)        /* Transmit short packet */
 612
 613 #define UFNRH           __REG(0x40600060)  /* UDC Frame Number Register High */
 614 #define UFNRL           __REG(0x40600064)  /* UDC Frame Number Register Low */
 615 #define UBCR2           __REG(0x40600068)  /* UDC Byte Count Reg 2 */
 616 #define UBCR4           __REG(0x4060006c)  /* UDC Byte Count Reg 4 */
 617 #define UBCR7           __REG(0x40600070)  /* UDC Byte Count Reg 7 */
 618 #define UBCR9           __REG(0x40600074)  /* UDC Byte Count Reg 9 */
 619 #define UBCR12          __REG(0x40600078)  /* UDC Byte Count Reg 12 */
 620 #define UBCR14          __REG(0x4060007c)  /* UDC Byte Count Reg 14 */
 621 #define UDDR0           __REG(0x40600080)  /* UDC Endpoint 0 Data Register */
 622 #define UDDR1           __REG(0x40600100)  /* UDC Endpoint 1 Data Register */
 623 #define UDDR2           __REG(0x40600180)  /* UDC Endpoint 2 Data Register */
 624 #define UDDR3           __REG(0x40600200)  /* UDC Endpoint 3 Data Register */
 625 #define UDDR4           __REG(0x40600400)  /* UDC Endpoint 4 Data Register */
 626 #define UDDR5           __REG(0x406000A0)  /* UDC Endpoint 5 Data Register */
 627 #define UDDR6           __REG(0x40600600)  /* UDC Endpoint 6 Data Register */
 628 #define UDDR7           __REG(0x40600680)  /* UDC Endpoint 7 Data Register */
 629 #define UDDR8           __REG(0x40600700)  /* UDC Endpoint 8 Data Register */
 630 #define UDDR9           __REG(0x40600900)  /* UDC Endpoint 9 Data Register */
 631 #define UDDR10          __REG(0x406000C0)  /* UDC Endpoint 10 Data Register */
 632 #define UDDR11          __REG(0x40600B00)  /* UDC Endpoint 11 Data Register */
 633 #define UDDR12          __REG(0x40600B80)  /* UDC Endpoint 12 Data Register */
 634 #define UDDR13          __REG(0x40600C00)  /* UDC Endpoint 13 Data Register */
 635 #define UDDR14          __REG(0x40600E00)  /* UDC Endpoint 14 Data Register */
 636 #define UDDR15          __REG(0x406000E0)  /* UDC Endpoint 15 Data Register */
 637
 638 #define UICR0           __REG(0x40600050)  /* UDC Interrupt Control Register 0 */
 639
 640 #define UICR0_IM0       (1 << 0)        /* Interrupt mask ep 0 */
 641 #define UICR0_IM1       (1 << 1)        /* Interrupt mask ep 1 */
 642 #define UICR0_IM2       (1 << 2)        /* Interrupt mask ep 2 */
 643 #define UICR0_IM3       (1 << 3)        /* Interrupt mask ep 3 */
 644 #define UICR0_IM4       (1 << 4)        /* Interrupt mask ep 4 */
 645 #define UICR0_IM5       (1 << 5)        /* Interrupt mask ep 5 */
 646 #define UICR0_IM6       (1 << 6)        /* Interrupt mask ep 6 */
 647 #define UICR0_IM7       (1 << 7)        /* Interrupt mask ep 7 */
 648
 649 #define UICR1           __REG(0x40600054)  /* UDC Interrupt Control Register 1 */
 650
 651 #define UICR1_IM8       (1 << 0)        /* Interrupt mask ep 8 */
 652 #define UICR1_IM9       (1 << 1)        /* Interrupt mask ep 9 */
 653 #define UICR1_IM10      (1 << 2)        /* Interrupt mask ep 10 */
 654 #define UICR1_IM11      (1 << 3)        /* Interrupt mask ep 11 */
 655 #define UICR1_IM12      (1 << 4)        /* Interrupt mask ep 12 */
 656 #define UICR1_IM13      (1 << 5)        /* Interrupt mask ep 13 */
 657 #define UICR1_IM14      (1 << 6)        /* Interrupt mask ep 14 */
 658 #define UICR1_IM15      (1 << 7)        /* Interrupt mask ep 15 */
 659
 660 #define USIR0           __REG(0x40600058)  /* UDC Status Interrupt Register 0 */
 661
 662 #define USIR0_IR0       (1 << 0)        /* Interrup request ep 0 */
 663 #define USIR0_IR1       (1 << 1)        /* Interrup request ep 1 */
 664 #define USIR0_IR2       (1 << 2)        /* Interrup request ep 2 */
 665 #define USIR0_IR3       (1 << 3)        /* Interrup request ep 3 */
 666 #define USIR0_IR4       (1 << 4)        /* Interrup request ep 4 */
 667 #define USIR0_IR5       (1 << 5)        /* Interrup request ep 5 */
 668 #define USIR0_IR6       (1 << 6)        /* Interrup request ep 6 */
 669 #define USIR0_IR7       (1 << 7)        /* Interrup request ep 7 */
 670
 671 #define USIR1           __REG(0x4060005C)  /* UDC Status Interrupt Register 1 */
 672
 673 #define USIR1_IR8       (1 << 0)        /* Interrup request ep 8 */
 674 #define USIR1_IR9       (1 << 1)        /* Interrup request ep 9 */
 675 #define USIR1_IR10      (1 << 2)        /* Interrup request ep 10 */
 676 #define USIR1_IR11      (1 << 3)        /* Interrup request ep 11 */
 677 #define USIR1_IR12      (1 << 4)        /* Interrup request ep 12 */
 678 #define USIR1_IR13      (1 << 5)        /* Interrup request ep 13 */
 679 #define USIR1_IR14      (1 << 6)        /* Interrup request ep 14 */
 680 #define USIR1_IR15      (1 << 7)        /* Interrup request ep 15 */
 681
 682
 683 /*
 684  * Fast Infrared Communication Port
 685  */
 686
 687 #define ICCR0           __REG(0x40800000)  /* ICP Control Register 0 */
 688 #define ICCR1           __REG(0x40800004)  /* ICP Control Register 1 */
 689 #define ICCR2           __REG(0x40800008)  /* ICP Control Register 2 */
 690 #define ICDR            __REG(0x4080000c)  /* ICP Data Register */
 691 #define ICSR0           __REG(0x40800014)  /* ICP Status Register 0 */
 692 #define ICSR1           __REG(0x40800018)  /* ICP Status Register 1 */
 693
 694 #define ICCR0_AME       (1 << 7)           /* Address match enable */
 695 #define ICCR0_TIE       (1 << 6)           /* Transmit FIFO interrupt enable */
 696 #define ICCR0_RIE       (1 << 5)           /* Receive FIFO interrupt enable */
 697 #define ICCR0_RXE       (1 << 4)           /* Receive enable */
 698 #define ICCR0_TXE       (1 << 3)           /* Transmit enable */
 699 #define ICCR0_TUS       (1 << 2)           /* Transmit FIFO underrun select */
 700 #define ICCR0_LBM       (1 << 1)           /* Loopback mode */
 701 #define ICCR0_ITR       (1 << 0)           /* IrDA transmission */
 702
 703 #define ICSR0_FRE       (1 << 5)           /* Framing error */
 704 #define ICSR0_RFS       (1 << 4)           /* Receive FIFO service request */
 705 #define ICSR0_TFS       (1 << 3)           /* Transnit FIFO service request */
 706 #define ICSR0_RAB       (1 << 2)           /* Receiver abort */
 707 #define ICSR0_TUR       (1 << 1)           /* Trunsmit FIFO underun */
 708 #define ICSR0_EIF       (1 << 0)           /* End/Error in FIFO */
 709
 710 #define ICSR1_ROR       (1 << 6)           /* Receiver FIFO underrun  */
 711 #define ICSR1_CRE       (1 << 5)           /* CRC error */
 712 #define ICSR1_EOF       (1 << 4)           /* End of frame */
 713 #define ICSR1_TNF       (1 << 3)           /* Transmit FIFO not full */
 714 #define ICSR1_RNE       (1 << 2)           /* Receive FIFO not empty */
 715 #define ICSR1_TBY       (1 << 1)           /* Tramsmiter busy flag */
 716 #define ICSR1_RSY       (1 << 0)           /* Recevier synchronized flag */
 717
 718
 719 /*
 720  * Real Time Clock
 721  */
 722
 723 #define RCNR            __REG(0x40900000)  /* RTC Count Register */
 724 #define RTAR            __REG(0x40900004)  /* RTC Alarm Register */
 725 #define RTSR            __REG(0x40900008)  /* RTC Status Register */
 726 #define RTTR            __REG(0x4090000C)  /* RTC Timer Trim Register */
 727
 728 #define RTSR_HZE        (1 << 3)        /* HZ interrupt enable */
 729 #define RTSR_ALE        (1 << 2)        /* RTC alarm interrupt enable */
 730 #define RTSR_HZ         (1 << 1)        /* HZ rising-edge detected */
 731 #define RTSR_AL         (1 << 0)        /* RTC alarm detected */
 732
 733
 734 /*
 735  * OS Timer & Match Registers
 736  */
 737
 738 #define OSMR0           __REG(0x40A00000)  /* */
 739 #define OSMR1           __REG(0x40A00004)  /* */
 740 #define OSMR2           __REG(0x40A00008)  /* */
 741 #define OSMR3           __REG(0x40A0000C)  /* */
 742 #define OSCR            __REG(0x40A00010)  /* OS Timer Counter Register */
 743 #define OSSR            __REG(0x40A00014)  /* OS Timer Status Register */
 744 #define OWER            __REG(0x40A00018)  /* OS Timer Watchdog Enable Register */
 745 #define OIER            __REG(0x40A0001C)  /* OS Timer Interrupt Enable Register */
 746
 747 #define OSSR_M3         (1 << 3)        /* Match status channel 3 */
 748 #define OSSR_M2         (1 << 2)        /* Match status channel 2 */
 749 #define OSSR_M1         (1 << 1)        /* Match status channel 1 */
 750 #define OSSR_M0         (1 << 0)        /* Match status channel 0 */
 751
 752 #define OWER_WME        (1 << 0)        /* Watchdog Match Enable */
 753
 754 #define OIER_E3         (1 << 3)        /* Interrupt enable channel 3 */
 755 #define OIER_E2         (1 << 2)        /* Interrupt enable channel 2 */
 756 #define OIER_E1         (1 << 1)        /* Interrupt enable channel 1 */
 757 #define OIER_E0         (1 << 0)        /* Interrupt enable channel 0 */
 758
 759
 760 /*
 761  * Pulse Width Modulator
 762  */
 763
 764 #define PWM_CTRL0       __REG(0x40B00000)  /* PWM 0 Control Register */
 765 #define PWM_PWDUTY0     __REG(0x40B00004)  /* PWM 0 Duty Cycle Register */
 766 #define PWM_PERVAL0     __REG(0x40B00008)  /* PWM 0 Period Control Register */
 767
 768 #define PWM_CTRL1       __REG(0x40C00000)  /* PWM 1Control Register */
 769 #define PWM_PWDUTY1     __REG(0x40C00004)  /* PWM 1 Duty Cycle Register */
 770 #define PWM_PERVAL1     __REG(0x40C00008)  /* PWM 1 Period Control Register */
 771
 772
 773 /*
 774  * Interrupt Controller
 775  */
 776
 777 #define ICIP            __REG(0x40D00000)  /* Interrupt Controller IRQ Pending Register */
 778 #define ICMR            __REG(0x40D00004)  /* Interrupt Controller Mask Register */
 779 #define ICLR            __REG(0x40D00008)  /* Interrupt Controller Level Register */
 780 #define ICFP            __REG(0x40D0000C)  /* Interrupt Controller FIQ Pending Register */
 781 #define ICPR            __REG(0x40D00010)  /* Interrupt Controller Pending Register */
 782 #define ICCR            __REG(0x40D00014)  /* Interrupt Controller Control Register */
 783
 784
 785 /*
 786  * General Purpose I/O
 787  */
 788
 789 #define GPLR0           __REG(0x40E00000)  /* GPIO Pin-Level Register GPIO<31:0> */
 790 #define GPLR1           __REG(0x40E00004)  /* GPIO Pin-Level Register GPIO<63:32> */
 791 #define GPLR2           __REG(0x40E00008)  /* GPIO Pin-Level Register GPIO<80:64> */
 792
 793 #define GPDR0           __REG(0x40E0000C)  /* GPIO Pin Direction Register GPIO<31:0> */
 794 #define GPDR1           __REG(0x40E00010)  /* GPIO Pin Direction Register GPIO<63:32> */
 795 #define GPDR2           __REG(0x40E00014)  /* GPIO Pin Direction Register GPIO<80:64> */
 796
 797 #define GPSR0           __REG(0x40E00018)  /* GPIO Pin Output Set Register GPIO<31:0> */
 798 #define GPSR1           __REG(0x40E0001C)  /* GPIO Pin Output Set Register GPIO<63:32> */
 799 #define GPSR2           __REG(0x40E00020)  /* GPIO Pin Output Set Register GPIO<80:64> */
 800
 801 #define GPCR0           __REG(0x40E00024)  /* GPIO Pin Output Clear Register GPIO<31:0> */
 802 #define GPCR1           __REG(0x40E00028)  /* GPIO Pin Output Clear Register GPIO <63:32> */
 803 #define GPCR2           __REG(0x40E0002C)  /* GPIO Pin Output Clear Register GPIO <80:64> */
 804
 805 #define GRER0           __REG(0x40E00030)  /* GPIO Rising-Edge Detect Register GPIO<31:0> */
 806 #define GRER1           __REG(0x40E00034)  /* GPIO Rising-Edge Detect Register GPIO<63:32> */
 807 #define GRER2           __REG(0x40E00038)  /* GPIO Rising-Edge Detect Register GPIO<80:64> */
 808
 809 #define GFER0           __REG(0x40E0003C)  /* GPIO Falling-Edge Detect Register GPIO<31:0> */
 810 #define GFER1           __REG(0x40E00040)  /* GPIO Falling-Edge Detect Register GPIO<63:32> */
 811 #define GFER2           __REG(0x40E00044)  /* GPIO Falling-Edge Detect Register GPIO<80:64> */
 812
 813 #define GEDR0           __REG(0x40E00048)  /* GPIO Edge Detect Status Register GPIO<31:0> */
 814 #define GEDR1           __REG(0x40E0004C)  /* GPIO Edge Detect Status Register GPIO<63:32> */
 815 #define GEDR2           __REG(0x40E00050)  /* GPIO Edge Detect Status Register GPIO<80:64> */
 816
 817 #define GAFR0_L         __REG(0x40E00054)  /* GPIO Alternate Function Select Register GPIO<15:0> */
 818 #define GAFR0_U         __REG(0x40E00058)  /* GPIO Alternate Function Select Register GPIO<31:16> */
 819 #define GAFR1_L         __REG(0x40E0005C)  /* GPIO Alternate Function Select Register GPIO<47:32> */
 820 #define GAFR1_U         __REG(0x40E00060)  /* GPIO Alternate Function Select Register GPIO<63:48> */
 821 #define GAFR2_L         __REG(0x40E00064)  /* GPIO Alternate Function Select Register GPIO<79:64> */
 822 #define GAFR2_U         __REG(0x40E00068)  /* GPIO Alternate Function Select Register GPIO 80 */
 823
 824 /* More handy macros.  The argument is a literal GPIO number. */
 825
 826 #define GPIO_bit(x)     (1 << ((x) & 0x1f))
 827 #define GPLR(x)         __REG2(0x40E00000, ((x) & 0x60) >> 3)
 828 #define GPDR(x)         __REG2(0x40E0000C, ((x) & 0x60) >> 3)
 829 #define GPSR(x)         __REG2(0x40E00018, ((x) & 0x60) >> 3)
 830 #define GPCR(x)         __REG2(0x40E00024, ((x) & 0x60) >> 3)
 831 #define GRER(x)         __REG2(0x40E00030, ((x) & 0x60) >> 3)
 832 #define GFER(x)         __REG2(0x40E0003C, ((x) & 0x60) >> 3)
 833 #define GEDR(x)         __REG2(0x40E00048, ((x) & 0x60) >> 3)
 834 #define GAFR(x)         __REG2(0x40E00054, ((x) & 0x70) >> 2)
 835
 836 /* GPIO alternate function assignments */
 837
 838 #define GPIO1_RST               1       /* reset */
 839 #define GPIO6_MMCCLK            6       /* MMC Clock */
 840 #define GPIO7_48MHz             7       /* 48 MHz clock output */
 841 #define GPIO8_MMCCS0            8       /* MMC Chip Select 0 */
 842 #define GPIO9_MMCCS1            9       /* MMC Chip Select 1 */
 843 #define GPIO10_RTCCLK           10      /* real time clock (1 Hz) */
 844 #define GPIO11_3_6MHz           11      /* 3.6 MHz oscillator out */
 845 #define GPIO12_32KHz            12      /* 32 kHz out */
 846 #define GPIO13_MBGNT            13      /* memory controller grant */
 847 #define GPIO14_MBREQ            14      /* alternate bus master request */
 848 #define GPIO15_nCS_1            15      /* chip select 1 */
 849 #define GPIO16_PWM0             16      /* PWM0 output */
 850 #define GPIO17_PWM1             17      /* PWM1 output */
 851 #define GPIO18_RDY              18      /* Ext. Bus Ready */
 852 #define GPIO19_DREQ1            19      /* External DMA Request */
 853 #define GPIO20_DREQ0            20      /* External DMA Request */
 854 #define GPIO23_SCLK             23      /* SSP clock */
 855 #define GPIO24_SFRM             24      /* SSP Frame */
 856 #define GPIO25_STXD             25      /* SSP transmit */
 857 #define GPIO26_SRXD             26      /* SSP receive */
 858 #define GPIO27_SEXTCLK          27      /* SSP ext_clk */
 859 #define GPIO28_BITCLK           28      /* AC97/I2S bit_clk */
 860 #define GPIO29_SDATA_IN         29      /* AC97 Sdata_in0 / I2S Sdata_in */
 861 #define GPIO30_SDATA_OUT        30      /* AC97/I2S Sdata_out */
 862 #define GPIO31_SYNC             31      /* AC97/I2S sync */
 863 #define GPIO32_SDATA_IN1        32      /* AC97 Sdata_in1 */
 864 #define GPIO33_nCS_5            33      /* chip select 5 */
 865 #define GPIO34_FFRXD            34      /* FFUART receive */
 866 #define GPIO34_MMCCS0           34      /* MMC Chip Select 0 */
 867 #define GPIO35_FFCTS            35      /* FFUART Clear to send */
 868 #define GPIO36_FFDCD            36      /* FFUART Data carrier detect */
 869 #define GPIO37_FFDSR            37      /* FFUART data set ready */
 870 #define GPIO38_FFRI             38      /* FFUART Ring Indicator */
 871 #define GPIO39_MMCCS1           39      /* MMC Chip Select 1 */
 872 #define GPIO39_FFTXD            39      /* FFUART transmit data */
 873 #define GPIO40_FFDTR            40      /* FFUART data terminal Ready */
 874 #define GPIO41_FFRTS            41      /* FFUART request to send */
 875 #define GPIO42_BTRXD            42      /* BTUART receive data */
 876 #define GPIO43_BTTXD            43      /* BTUART transmit data */
 877 #define GPIO44_BTCTS            44      /* BTUART clear to send */
 878 #define GPIO45_BTRTS            45      /* BTUART request to send */
 879 #define GPIO46_ICPRXD           46      /* ICP receive data */
 880 #define GPIO46_STRXD            46      /* STD_UART receive data */
 881 #define GPIO47_ICPTXD           47      /* ICP transmit data */
 882 #define GPIO47_STTXD            47      /* STD_UART transmit data */
 883 #define GPIO48_nPOE             48      /* Output Enable for Card Space */
 884 #define GPIO49_nPWE             49      /* Write Enable for Card Space */
 885 #define GPIO50_nPIOR            50      /* I/O Read for Card Space */
 886 #define GPIO51_nPIOW            51      /* I/O Write for Card Space */
 887 #define GPIO52_nPCE_1           52      /* Card Enable for Card Space */
 888 #define GPIO53_nPCE_2           53      /* Card Enable for Card Space */
 889 #define GPIO53_MMCCLK           53      /* MMC Clock */
 890 #define GPIO54_MMCCLK           54      /* MMC Clock */
 891 #define GPIO54_pSKTSEL          54      /* Socket Select for Card Space */
 892 #define GPIO55_nPREG            55      /* Card Address bit 26 */
 893 #define GPIO56_nPWAIT           56      /* Wait signal for Card Space */
 894 #define GPIO57_nIOIS16          57      /* Bus Width select for I/O Card Space */
 895 #define GPIO58_LDD_0            58      /* LCD data pin 0 */
 896 #define GPIO59_LDD_1            59      /* LCD data pin 1 */
 897 #define GPIO60_LDD_2            60      /* LCD data pin 2 */
 898 #define GPIO61_LDD_3            61      /* LCD data pin 3 */
 899 #define GPIO62_LDD_4            62      /* LCD data pin 4 */
 900 #define GPIO63_LDD_5            63      /* LCD data pin 5 */
 901 #define GPIO64_LDD_6            64      /* LCD data pin 6 */
 902 #define GPIO65_LDD_7            65      /* LCD data pin 7 */
 903 #define GPIO66_LDD_8            66      /* LCD data pin 8 */
 904 #define GPIO66_MBREQ            66      /* alternate bus master req */
 905 #define GPIO67_LDD_9            67      /* LCD data pin 9 */
 906 #define GPIO67_MMCCS0           67      /* MMC Chip Select 0 */
 907 #define GPIO68_LDD_10           68      /* LCD data pin 10 */
 908 #define GPIO68_MMCCS1           68      /* MMC Chip Select 1 */
 909 #define GPIO69_LDD_11           69      /* LCD data pin 11 */
 910 #define GPIO69_MMCCLK           69      /* MMC_CLK */
 911 #define GPIO70_LDD_12           70      /* LCD data pin 12 */
 912 #define GPIO70_RTCCLK           70      /* Real Time clock (1 Hz) */
 913 #define GPIO71_LDD_13           71      /* LCD data pin 13 */
 914 #define GPIO71_3_6MHz           71      /* 3.6 MHz Oscillator clock */
 915 #define GPIO72_LDD_14           72      /* LCD data pin 14 */
 916 #define GPIO72_32kHz            72      /* 32 kHz clock */
 917 #define GPIO73_LDD_15           73      /* LCD data pin 15 */
 918 #define GPIO73_MBGNT            73      /* Memory controller grant */
 919 #define GPIO74_LCD_FCLK         74      /* LCD Frame clock */
 920 #define GPIO75_LCD_LCLK         75      /* LCD line clock */
 921 #define GPIO76_LCD_PCLK         76      /* LCD Pixel clock */
 922 #define GPIO77_LCD_ACBIAS       77      /* LCD AC Bias */
 923 #define GPIO78_nCS_2            78      /* chip select 2 */
 924 #define GPIO79_nCS_3            79      /* chip select 3 */
 925 #define GPIO80_nCS_4            80      /* chip select 4 */
 926
 927 /* GPIO alternate function mode & direction */
 928
 929 #define GPIO_IN                 0x000
 930 #define GPIO_OUT                0x080
 931 #define GPIO_ALT_FN_1_IN        0x100
 932 #define GPIO_ALT_FN_1_OUT       0x180
 933 #define GPIO_ALT_FN_2_IN        0x200
 934 #define GPIO_ALT_FN_2_OUT       0x280
 935 #define GPIO_ALT_FN_3_IN        0x300
 936 #define GPIO_ALT_FN_3_OUT       0x380
 937 #define GPIO_MD_MASK_NR         0x07f
 938 #define GPIO_MD_MASK_DIR        0x080
 939 #define GPIO_MD_MASK_FN         0x300
 940
 941 #define GPIO1_RTS_MD            ( 1 | GPIO_ALT_FN_1_IN)
 942 #define GPIO6_MMCCLK_MD         ( 6 | GPIO_ALT_FN_1_OUT)
 943 #define GPIO7_48MHz_MD          ( 7 | GPIO_ALT_FN_1_OUT)
 944 #define GPIO8_MMCCS0_MD         ( 8 | GPIO_ALT_FN_1_OUT)
 945 #define GPIO9_MMCCS1_MD         ( 9 | GPIO_ALT_FN_1_OUT)
 946 #define GPIO10_RTCCLK_MD        (10 | GPIO_ALT_FN_1_OUT)
 947 #define GPIO11_3_6MHz_MD        (11 | GPIO_ALT_FN_1_OUT)
 948 #define GPIO12_32KHz_MD         (12 | GPIO_ALT_FN_1_OUT)
 949 #define GPIO13_MBGNT_MD         (13 | GPIO_ALT_FN_2_OUT)
 950 #define GPIO14_MBREQ_MD         (14 | GPIO_ALT_FN_1_IN)
 951 #define GPIO15_nCS_1_MD         (15 | GPIO_ALT_FN_2_OUT)
 952 #define GPIO16_PWM0_MD          (16 | GPIO_ALT_FN_2_OUT)
 953 #define GPIO17_PWM1_MD          (17 | GPIO_ALT_FN_2_OUT)
 954 #define GPIO18_RDY_MD           (18 | GPIO_ALT_FN_1_IN)
 955 #define GPIO19_DREQ1_MD         (19 | GPIO_ALT_FN_1_IN)
 956 #define GPIO20_DREQ0_MD         (20 | GPIO_ALT_FN_1_IN)
 957 #define GPIO23_SCLK_md          (23 | GPIO_ALT_FN_2_OUT)
 958 #define GPIO24_SFRM_MD          (24 | GPIO_ALT_FN_2_OUT)
 959 #define GPIO25_STXD_MD          (25 | GPIO_ALT_FN_2_OUT)
 960 #define GPIO26_SRXD_MD          (26 | GPIO_ALT_FN_1_IN)
 961 #define GPIO27_SEXTCLK_MD       (27 | GPIO_ALT_FN_1_IN)
 962 #define GPIO28_BITCLK_AC97_MD   (28 | GPIO_ALT_FN_1_IN)
 963 #define GPIO28_BITCLK_I2S_MD    (28 | GPIO_ALT_FN_2_IN)
 964 #define GPIO29_SDATA_IN_AC97_MD (29 | GPIO_ALT_FN_1_IN)
 965 #define GPIO29_SDATA_IN_I2S_MD  (29 | GPIO_ALT_FN_2_IN)
 966 #define GPIO30_SDATA_OUT_AC97_MD        (30 | GPIO_ALT_FN_2_OUT)
 967 #define GPIO30_SDATA_OUT_I2S_MD (30 | GPIO_ALT_FN_1_OUT)
 968 #define GPIO31_SYNC_AC97_MD     (31 | GPIO_ALT_FN_2_OUT)
 969 #define GPIO31_SYNC_I2S_MD      (31 | GPIO_ALT_FN_1_OUT)
 970 #define GPIO32_SDATA_IN1_AC97_MD        (32 | GPIO_ALT_FN_1_IN)
 971 #define GPIO33_nCS_5_MD         (33 | GPIO_ALT_FN_2_OUT)
 972 #define GPIO34_FFRXD_MD         (34 | GPIO_ALT_FN_1_IN)
 973 #define GPIO34_MMCCS0_MD        (34 | GPIO_ALT_FN_2_OUT)
 974 #define GPIO35_FFCTS_MD         (35 | GPIO_ALT_FN_1_IN)
 975 #define GPIO36_FFDCD_MD         (36 | GPIO_ALT_FN_1_IN)
 976 #define GPIO37_FFDSR_MD         (37 | GPIO_ALT_FN_1_IN)
 977 #define GPIO38_FFRI_MD          (38 | GPIO_ALT_FN_1_IN)
 978 #define GPIO39_MMCCS1_MD        (39 | GPIO_ALT_FN_1_OUT)
 979 #define GPIO39_FFTXD_MD         (39 | GPIO_ALT_FN_2_OUT)
 980 #define GPIO40_FFDTR_MD         (40 | GPIO_ALT_FN_2_OUT)
 981 #define GPIO41_FFRTS_MD         (41 | GPIO_ALT_FN_2_OUT)
 982 #define GPIO42_BTRXD_MD         (42 | GPIO_ALT_FN_1_IN)
 983 #define GPIO43_BTTXD_MD         (43 | GPIO_ALT_FN_2_OUT)
 984 #define GPIO44_BTCTS_MD         (44 | GPIO_ALT_FN_1_IN)
 985 #define GPIO45_BTRTS_MD         (45 | GPIO_ALT_FN_2_OUT)
 986 #define GPIO46_ICPRXD_MD        (46 | GPIO_ALT_FN_1_IN)
 987 #define GPIO46_STRXD_MD         (46 | GPIO_ALT_FN_2_IN)
 988 #define GPIO47_ICPTXD_MD        (47 | GPIO_ALT_FN_2_OUT)
 989 #define GPIO47_STTXD_MD         (47 | GPIO_ALT_FN_1_OUT)
 990 #define GPIO48_nPOE_MD          (48 | GPIO_ALT_FN_2_OUT)
 991 #define GPIO49_nPWE_MD          (49 | GPIO_ALT_FN_2_OUT)
 992 #define GPIO50_nPIOR_MD         (50 | GPIO_ALT_FN_2_OUT)
 993 #define GPIO51_nPIOW_MD         (51 | GPIO_ALT_FN_2_OUT)
 994 #define GPIO52_nPCE_1_MD        (52 | GPIO_ALT_FN_2_OUT)
 995 #define GPIO53_nPCE_2_MD        (53 | GPIO_ALT_FN_2_OUT)
 996 #define GPIO53_MMCCLK_MD        (53 | GPIO_ALT_FN_1_OUT)
 997 #define GPIO54_MMCCLK_MD        (54 | GPIO_ALT_FN_1_OUT)
 998 #define GPIO54_pSKTSEL_MD       (54 | GPIO_ALT_FN_2_OUT)
 999 #define GPIO55_nPREG_MD         (55 | GPIO_ALT_FN_2_OUT)
1000 #define GPIO56_nPWAIT_MD        (56 | GPIO_ALT_FN_1_IN)
1001 #define GPIO57_nIOIS16_MD       (57 | GPIO_ALT_FN_1_IN)
1002 #define GPIO58_LDD_0_MD         (58 | GPIO_ALT_FN_2_OUT)
1003 #define GPIO59_LDD_1_MD         (59 | GPIO_ALT_FN_2_OUT)
1004 #define GPIO60_LDD_2_MD         (60 | GPIO_ALT_FN_2_OUT)
1005 #define GPIO61_LDD_3_MD         (61 | GPIO_ALT_FN_2_OUT)
1006 #define GPIO62_LDD_4_MD         (62 | GPIO_ALT_FN_2_OUT)
1007 #define GPIO63_LDD_5_MD         (63 | GPIO_ALT_FN_2_OUT)
1008 #define GPIO64_LDD_6_MD         (64 | GPIO_ALT_FN_2_OUT)
1009 #define GPIO65_LDD_7_MD         (65 | GPIO_ALT_FN_2_OUT)
1010 #define GPIO66_LDD_8_MD         (66 | GPIO_ALT_FN_2_OUT)
1011 #define GPIO66_MBREQ_MD         (66 | GPIO_ALT_FN_1_IN)
1012 #define GPIO67_LDD_9_MD         (67 | GPIO_ALT_FN_2_OUT)
1013 #define GPIO67_MMCCS0_MD        (67 | GPIO_ALT_FN_1_OUT)
1014 #define GPIO68_LDD_10_MD        (68 | GPIO_ALT_FN_2_OUT)
1015 #define GPIO68_MMCCS1_MD        (68 | GPIO_ALT_FN_1_OUT)
1016 #define GPIO69_LDD_11_MD        (69 | GPIO_ALT_FN_2_OUT)
1017 #define GPIO69_MMCCLK_MD        (69 | GPIO_ALT_FN_1_OUT)
1018 #define GPIO70_LDD_12_MD        (70 | GPIO_ALT_FN_2_OUT)
1019 #define GPIO70_RTCCLK_MD        (70 | GPIO_ALT_FN_1_OUT)
1020 #define GPIO71_LDD_13_MD        (71 | GPIO_ALT_FN_2_OUT)
1021 #define GPIO71_3_6MHz_MD        (71 | GPIO_ALT_FN_1_OUT)
1022 #define GPIO72_LDD_14_MD        (72 | GPIO_ALT_FN_2_OUT)
1023 #define GPIO72_32kHz_MD         (72 | GPIO_ALT_FN_1_OUT)
1024 #define GPIO73_LDD_15_MD        (73 | GPIO_ALT_FN_2_OUT)
1025 #define GPIO73_MBGNT_MD         (73 | GPIO_ALT_FN_1_OUT)
1026 #define GPIO74_LCD_FCLK_MD      (74 | GPIO_ALT_FN_2_OUT)
1027 #define GPIO75_LCD_LCLK_MD      (75 | GPIO_ALT_FN_2_OUT)
1028 #define GPIO76_LCD_PCLK_MD      (76 | GPIO_ALT_FN_2_OUT)
1029 #define GPIO77_LCD_ACBIAS_MD    (77 | GPIO_ALT_FN_2_OUT)
1030 #define GPIO78_nCS_2_MD         (78 | GPIO_ALT_FN_2_OUT)
1031 #define GPIO79_nCS_3_MD         (79 | GPIO_ALT_FN_2_OUT)
1032 #define GPIO80_nCS_4_MD         (80 | GPIO_ALT_FN_2_OUT)
1033
1034
1035 /*
1036  * Power Manager
1037  */
1038
1039 #define PMCR            __REG(0x40F00000)  /* Power Manager Control Register */
1040 #define PSSR            __REG(0x40F00004)  /* Power Manager Sleep Status Register */
1041 #define PSPR            __REG(0x40F00008)  /* Power Manager Scratch Pad Register */
1042 #define PWER            __REG(0x40F0000C)  /* Power Manager Wake-up Enable Register */
1043 #define PRER            __REG(0x40F00010)  /* Power Manager GPIO Rising-Edge Detect Enable Register */
1044 #define PFER            __REG(0x40F00014)  /* Power Manager GPIO Falling-Edge Detect Enable Register */
1045 #define PEDR            __REG(0x40F00018)  /* Power Manager GPIO Edge Detect Status Register */
1046 #define PCFR            __REG(0x40F0001C)  /* Power Manager General Configuration Register */
1047 #define PGSR0           __REG(0x40F00020)  /* Power Manager GPIO Sleep State Register for GP[31-0] */
1048 #define PGSR1           __REG(0x40F00024)  /* Power Manager GPIO Sleep State Register for GP[63-32] */
1049 #define PGSR2           __REG(0x40F00028)  /* Power Manager GPIO Sleep State Register for GP[84-64] */
1050 #define RCSR            __REG(0x40F00030)  /* Reset Controller Status Register */
1051
1052 #define PSSR_RDH        (1 << 5)        /* Read Disable Hold */
1053 #define PSSR_PH         (1 << 4)        /* Peripheral Control Hold */
1054 #define PSSR_VFS        (1 << 2)        /* VDD Fault Status */
1055 #define PSSR_BFS        (1 << 1)        /* Battery Fault Status */
1056 #define PSSR_SSS        (1 << 0)        /* Software Sleep Status */
1057
1058 #define PCFR_DS         (1 << 3)        /* Deep Sleep Mode */
1059 #define PCFR_FS         (1 << 2)        /* Float Static Chip Selects */
1060 #define PCFR_FP         (1 << 1)        /* Float PCMCIA controls */
1061 #define PCFR_OPDE       (1 << 0)        /* 3.6864 MHz oscillator power-down enable */
1062
1063 #define RCSR_GPR        (1 << 3)        /* GPIO Reset */
1064 #define RCSR_SMR        (1 << 2)        /* Sleep Mode */
1065 #define RCSR_WDR        (1 << 1)        /* Watchdog Reset */
1066 #define RCSR_HWR        (1 << 0)        /* Hardware Reset */
1067
1068
1069 /*
1070  * SSP Serial Port Registers
1071  */
1072
1073 #define SSCR0           __REG(0x41000000)  /* SSP Control Register 0 */
1074 #define SSCR1           __REG(0x41000004)  /* SSP Control Register 1 */
1075 #define SSSR            __REG(0x41000008)  /* SSP Status Register */
1076 #define SSITR           __REG(0x4100000C)  /* SSP Interrupt Test Register */
1077 #define SSDR            __REG(0x41000010)  /* (Write / Read) SSP Data Write Register/SSP Data Read Register */
1078
1079 #define SSCR0_DSS       (0x0000000f)    /* Data Size Select (mask) */
1080 #define SSCR0_DataSize(x)  ((x) - 1)    /* Data Size Select [4..16] */
1081 #define SSCR0_FRF       (0x00000030)    /* FRame Format (mask) */
1082 #define SSCR0_Motorola  (0x0 << 4)      /* Motorola's Serial Peripheral Interface (SPI) */
1083 #define SSCR0_TI        (0x1 << 4)      /* Texas Instruments' Synchronous Serial Protocol (SSP) */
1084 #define SSCR0_National  (0x2 << 4)      /* National Microwire */
1085 #define SSCR0_ECS       (1 << 6)        /* External clock select */
1086 #define SSCR0_SSE       (1 << 7)        /* Synchronous Serial Port Enable */
1087 #define SSCR0_SCR       (0x0000ff00)    /* Serial Clock Rate (mask) */
1088 #define SSCR0_SerClkDiv(x) ((((x) - 2)/2) << 8) /* Divisor [2..512] */
1089
1090 #define SSCR1_RIE       (1 << 0)        /* Receive FIFO Interrupt Enable */
1091 #define SSCR1_TIE       (1 << 1)        /* Transmit FIFO Interrupt Enable */
1092 #define SSCR1_LBM       (1 << 2)        /* Loop-Back Mode */
1093 #define SSCR1_SPO       (1 << 3)        /* Motorola SPI SSPSCLK polarity setting */
1094 #define SSCR1_SPH       (1 << 4)        /* Motorola SPI SSPSCLK phase setting */
1095 #define SSCR1_MWDS      (1 << 5)        /* Microwire Transmit Data Size */
1096 #define SSCR1_TFT       (0x000003c0)    /* Transmit FIFO Threshold (mask) */
1097 #define SSCR1_TxTresh(x) (((x) - 1) << 6) /* level [1..16] */
1098 #define SSCR1_RFT       (0x00003c00)    /* Receive FIFO Threshold (mask) */
1099 #define SSCR1_RxTresh(x) (((x) - 1) << 10) /* level [1..16] */
1100
1101 #define SSSR_TNF        (1 << 2)        /* Transmit FIFO Not Full */
1102 #define SSSR_RNE        (1 << 3)        /* Receive FIFO Not Empty */
1103 #define SSSR_BSY        (1 << 4)        /* SSP Busy */
1104 #define SSSR_TFS        (1 << 5)        /* Transmit FIFO Service Request */
1105 #define SSSR_RFS        (1 << 6)        /* Receive FIFO Service Request */
1106 #define SSSR_ROR        (1 << 7)        /* Receive FIFO Overrun */
1107
1108
1109 /*
1110  * MultiMediaCard (MMC) controller
1111  */
1112
1113 #define MMC_STRPCL      __REG(0x41100000)  /* Control to start and stop MMC clock */
1114 #define MMC_STAT        __REG(0x41100004)  /* MMC Status Register (read only) */
1115 #define MMC_CLKRT       __REG(0x41100008)  /* MMC clock rate */
1116 #define MMC_SPI         __REG(0x4110000c)  /* SPI mode control bits */
1117 #define MMC_CMDAT       __REG(0x41100010)  /* Command/response/data sequence control */
1118 #define MMC_RESTO       __REG(0x41100014)  /* Expected response time out */
1119 #define MMC_RDTO        __REG(0x41100018)  /* Expected data read time out */
1120 #define MMC_BLKLEN      __REG(0x4110001c)  /* Block length of data transaction */
1121 #define MMC_NOB         __REG(0x41100020)  /* Number of blocks, for block mode */
1122 #define MMC_PRTBUF      __REG(0x41100024)  /* Partial MMC_TXFIFO FIFO written */
1123 #define MMC_I_MASK      __REG(0x41100028)  /* Interrupt Mask */
1124 #define MMC_I_REG       __REG(0x4110002c)  /* Interrupt Register (read only) */
1125 #define MMC_CMD         __REG(0x41100030)  /* Index of current command */
1126 #define MMC_ARGH        __REG(0x41100034)  /* MSW part of the current command argument */
1127 #define MMC_ARGL        __REG(0x41100038)  /* LSW part of the current command argument */
1128 #define MMC_RES         __REG(0x4110003c)  /* Response FIFO (read only) */
1129 #define MMC_RXFIFO      __REG(0x41100040)  /* Receive FIFO (read only) */
1130 #define MMC_TXFIFO      __REG(0x41100044)  /* Transmit FIFO (write only) */
1131
1132
1133 /*
1134  * Core Clock
1135  */
1136
1137 #define CCCR            __REG(0x41300000)  /* Core Clock Configuration Register */
1138 #define CKEN            __REG(0x41300004)  /* Clock Enable Register */
1139 #define OSCC            __REG(0x41300008)  /* Oscillator Configuration Register */
1140
1141 #define CCCR_N_MASK     0x0380          /* Run Mode Frequency to Turbo Mode Frequency Multiplier */
1142 #define CCCR_M_MASK     0x0060          /* Memory Frequency to Run Mode Frequency Multiplier */
1143 #define CCCR_L_MASK     0x001f          /* Crystal Frequency to Memory Frequency Multiplier */
1144
1145 #define CKEN16_LCD      (1 << 16)       /* LCD Unit Clock Enable */
1146 #define CKEN14_I2C      (1 << 14)       /* I2C Unit Clock Enable */
1147 #define CKEN13_FICP     (1 << 13)       /* FICP Unit Clock Enable */
1148 #define CKEN12_MMC      (1 << 12)       /* MMC Unit Clock Enable */
1149 #define CKEN11_USB      (1 << 11)       /* USB Unit Clock Enable */
1150 #define CKEN8_I2S       (1 << 8)        /* I2S Unit Clock Enable */
1151 #define CKEN7_BTUART    (1 << 7)        /* BTUART Unit Clock Enable */
1152 #define CKEN6_FFUART    (1 << 6)        /* FFUART Unit Clock Enable */
1153 #define CKEN5_STUART    (1 << 5)        /* STUART Unit Clock Enable */
1154 #define CKEN3_SSP       (1 << 3)        /* SSP Unit Clock Enable */
1155 #define CKEN2_AC97      (1 << 2)        /* AC97 Unit Clock Enable */
1156 #define CKEN1_PWM1      (1 << 1)        /* PWM1 Clock Enable */
1157 #define CKEN0_PWM0      (1 << 0)        /* PWM0 Clock Enable */
1158
1159 #define OSCC_OON        (1 << 1)        /* 32.768kHz OON (write-once only bit) */
1160 #define OSCC_OOK        (1 << 0)        /* 32.768kHz OOK (read-only bit) */
1161
1162
1163 /*
1164  * LCD
1165  */
1166
1167 #define LCCR0           __REG(0x44000000)  /* LCD Controller Control Register 0 */
1168 #define LCCR1           __REG(0x44000004)  /* LCD Controller Control Register 1 */
1169 #define LCCR2           __REG(0x44000008)  /* LCD Controller Control Register 2 */
1170 #define LCCR3           __REG(0x4400000C)  /* LCD Controller Control Register 3 */
1171 #define DFBR0           __REG(0x44000020)  /* DMA Channel 0 Frame Branch Register */
1172 #define DFBR1           __REG(0x44000024)  /* DMA Channel 1 Frame Branch Register */
1173 #define LCSR            __REG(0x44000038)  /* LCD Controller Status Register */
1174 #define LIIDR           __REG(0x4400003C)  /* LCD Controller Interrupt ID Register */
1175 #define TMEDRGBR        __REG(0x44000040)  /* TMED RGB Seed Register */
1176 #define TMEDCR          __REG(0x44000044)  /* TMED Control Register */
1177
1178 #define FDADR0          __REG(0x44000200)  /* DMA Channel 0 Frame Descriptor Address Register */
1179 #define FSADR0          __REG(0x44000204)  /* DMA Channel 0 Frame Source Address Register */
1180 #define FIDR0           __REG(0x44000208)  /* DMA Channel 0 Frame ID Register */
1181 #define LDCMD0          __REG(0x4400020C)  /* DMA Channel 0 Command Register */
1182 #define FDADR1          __REG(0x44000210)  /* DMA Channel 1 Frame Descriptor Address Register */
1183 #define FSADR1          __REG(0x44000214)  /* DMA Channel 1 Frame Source Address Register */
1184 #define FIDR1           __REG(0x44000218)  /* DMA Channel 1 Frame ID Register */
1185 #define LDCMD1          __REG(0x4400021C)  /* DMA Channel 1 Command Register */
1186
1187 #define LCCR0_ENB       (1 << 0)        /* LCD Controller enable */
1188 #define LCCR0_CMS       (1 << 1)        /* Color = 0, Monochrome = 1 */
1189 #define LCCR0_SDS       (1 << 2)        /* Single Panel = 0, Dual Panel = 1 */
1190 #define LCCR0_LDM       (1 << 3)        /* LCD Disable Done Mask */
1191 #define LCCR0_SFM       (1 << 4)        /* Start of frame mask */
1192 #define LCCR0_IUM       (1 << 5)        /* Input FIFO underrun mask */
1193 #define LCCR0_EFM       (1 << 6)        /* End of Frame mask */
1194 #define LCCR0_PAS       (1 << 7)        /* Passive = 0, Active = 1 */
1195 #define LCCR0_BLE       (1 << 8)        /* Little Endian = 0, Big Endian = 1 */
1196 #define LCCR0_DPD       (1 << 9)        /* Double Pixel mode, 4 pixel value = 0, 8 pixle values = 1 */
1197 #define LCCR0_DIS       (1 << 10)       /* LCD Disable */
1198 #define LCCR0_QDM       (1 << 11)       /* LCD Quick Disable mask */
1199 #define LCCR0_PDD       (0xff << 12)    /* Palette DMA request delay */
1200 #define LCCR0_PDD_S     12
1201 #define LCCR0_BM        (1 << 20)       /* Branch mask */
1202 #define LCCR0_OUM       (1 << 21)       /* Output FIFO underrun mask */
1203
1204 #define LCCR1_PPL       Fld (10, 0)      /* Pixels Per Line - 1 */
1205 #define LCCR1_DisWdth(Pixel)            /* Display Width [1..800 pix.]  */ \
1206                         (((Pixel) - 1) << FShft (LCCR1_PPL))
1207
1208 #define LCCR1_HSW       Fld (6, 10)     /* Horizontal Synchronization     */
1209 #define LCCR1_HorSnchWdth(Tpix)         /* Horizontal Synchronization     */ \
1210                                         /* pulse Width [1..64 Tpix]       */ \
1211                         (((Tpix) - 1) << FShft (LCCR1_HSW))
1212
1213 #define LCCR1_ELW       Fld (8, 16)     /* End-of-Line pixel clock Wait    */
1214                                         /* count - 1 [Tpix]                */
1215 #define LCCR1_EndLnDel(Tpix)            /*  End-of-Line Delay              */ \
1216                                         /*  [1..256 Tpix]                  */ \
1217                         (((Tpix) - 1) << FShft (LCCR1_ELW))
1218
1219 #define LCCR1_BLW       Fld (8, 24)     /* Beginning-of-Line pixel clock   */
1220                                         /* Wait count - 1 [Tpix]           */
1221 #define LCCR1_BegLnDel(Tpix)            /*  Beginning-of-Line Delay        */ \
1222                                         /*  [1..256 Tpix]                  */ \
1223                         (((Tpix) - 1) << FShft (LCCR1_BLW))
1224
1225
1226 #define LCCR2_LPP       Fld (10, 0)     /* Line Per Panel - 1              */
1227 #define LCCR2_DisHght(Line)             /*  Display Height [1..1024 lines] */ \
1228                         (((Line) - 1) << FShft (LCCR2_LPP))
1229
1230 #define LCCR2_VSW       Fld (6, 10)     /* Vertical Synchronization pulse  */
1231                                         /* Width - 1 [Tln] (L_FCLK)        */
1232 #define LCCR2_VrtSnchWdth(Tln)          /*  Vertical Synchronization pulse */ \
1233                                         /*  Width [1..64 Tln]              */ \
1234                         (((Tln) - 1) << FShft (LCCR2_VSW))
1235
1236 #define LCCR2_EFW       Fld (8, 16)     /* End-of-Frame line clock Wait    */
1237                                         /* count [Tln]                     */
1238 #define LCCR2_EndFrmDel(Tln)            /*  End-of-Frame Delay             */ \
1239                                         /*  [0..255 Tln]                   */ \
1240                         ((Tln) << FShft (LCCR2_EFW))
1241
1242 #define LCCR2_BFW       Fld (8, 24)     /* Beginning-of-Frame line clock   */
1243                                         /* Wait count [Tln]                */
1244 #define LCCR2_BegFrmDel(Tln)            /*  Beginning-of-Frame Delay       */ \
1245                                         /*  [0..255 Tln]                   */ \
1246                         ((Tln) << FShft (LCCR2_BFW))
1247
1248 #if 0
1249 #define LCCR3_PCD       (0xff)          /* Pixel clock divisor */
1250 #define LCCR3_ACB       (0xff << 8)     /* AC Bias pin frequency */
1251 #define LCCR3_ACB_S     8
1252 #endif
1253
1254 #define LCCR3_API       (0xf << 16)     /* AC Bias pin trasitions per interrupt */
1255 #define LCCR3_API_S     16
1256 #define LCCR3_VSP       (1 << 20)       /* vertical sync polarity */
1257 #define LCCR3_HSP       (1 << 21)       /* horizontal sync polarity */
1258 #define LCCR3_PCP       (1 << 22)       /* pixel clock polarity */
1259 #define LCCR3_OEP       (1 << 23)       /* output enable polarity */
1260 #if 0
1261 #define LCCR3_BPP       (7 << 24)       /* bits per pixel */
1262 #define LCCR3_BPP_S     24
1263 #endif
1264 #define LCCR3_DPC       (1 << 27)       /* double pixel clock mode */
1265
1266
1267 #define LCCR3_PCD       Fld (8, 0)      /* Pixel Clock Divisor */
1268 #define LCCR3_PixClkDiv(Div)            /* Pixel Clock Divisor */ \
1269                         (((Div) << FShft (LCCR3_PCD)))
1270
1271
1272 #define LCCR3_BPP       Fld (3, 24)     /* Bit Per Pixel */
1273 #define LCCR3_Bpp(Bpp)                  /* Bit Per Pixel */ \
1274                         (((Bpp) << FShft (LCCR3_BPP)))
1275
1276 #define LCCR3_ACB       Fld (8, 8)      /* AC Bias */
1277 #define LCCR3_Acb(Acb)                  /* BAC Bias */ \
1278                         (((Acb) << FShft (LCCR3_ACB)))
1279
1280 #define LCCR3_HorSnchH  (LCCR3_HSP*0)   /*  Horizontal Synchronization     */
1281                                         /*  pulse active High              */
1282 #define LCCR3_HorSnchL  (LCCR3_HSP*1)   /*  Horizontal Synchronization     */
1283
1284 #define LCCR3_VrtSnchH  (LCCR3_VSP*0)   /*  Vertical Synchronization pulse */
1285                                         /*  active High                    */
1286 #define LCCR3_VrtSnchL  (LCCR3_VSP*1)   /*  Vertical Synchronization pulse */
1287                                         /*  active Low                     */
1288
1289 #define LCSR_LDD        (1 << 0)        /* LCD Disable Done */
1290 #define LCSR_SOF        (1 << 1)        /* Start of frame */
1291 #define LCSR_BER        (1 << 2)        /* Bus error */
1292 #define LCSR_ABC        (1 << 3)        /* AC Bias count */
1293 #define LCSR_IUL        (1 << 4)        /* input FIFO underrun Lower panel */
1294 #define LCSR_IUU        (1 << 5)        /* input FIFO underrun Upper panel */
1295 #define LCSR_OU         (1 << 6)        /* output FIFO underrun */
1296 #define LCSR_QD         (1 << 7)        /* quick disable */
1297 #define LCSR_EOF        (1 << 8)        /* end of frame */
1298 #define LCSR_BS         (1 << 9)        /* branch status */
1299 #define LCSR_SINT       (1 << 10)       /* subsequent interrupt */
1300
1301 #define LDCMD_PAL       (1 << 26)       /* instructs DMA to load palette buffer */
1302
1303 #define LCSR_LDD        (1 << 0)        /* LCD Disable Done */
1304 #define LCSR_SOF        (1 << 1)        /* Start of frame */
1305 #define LCSR_BER        (1 << 2)        /* Bus error */
1306 #define LCSR_ABC        (1 << 3)        /* AC Bias count */
1307 #define LCSR_IUL        (1 << 4)        /* input FIFO underrun Lower panel */
1308 #define LCSR_IUU        (1 << 5)        /* input FIFO underrun Upper panel */
1309 #define LCSR_OU         (1 << 6)        /* output FIFO underrun */
1310 #define LCSR_QD         (1 << 7)        /* quick disable */
1311 #define LCSR_EOF        (1 << 8)        /* end of frame */
1312 #define LCSR_BS         (1 << 9)        /* branch status */
1313 #define LCSR_SINT       (1 << 10)       /* subsequent interrupt */
1314
1315 #define LDCMD_PAL       (1 << 26)       /* instructs DMA to load palette buffer */
1316
1317 /*
1318  * Memory controller
1319  */
1320
1321 #define MDCNFG          __REG(0x48000000)  /* SDRAM Configuration Register 0 */
1322 #define MDREFR          __REG(0x48000004)  /* SDRAM Refresh Control Register */
1323 #define MSC0            __REG(0x48000008)  /* Static Memory Control Register 0 */
1324 #define MSC1            __REG(0x4800000C)  /* Static Memory Control Register 1 */
1325 #define MSC2            __REG(0x48000010)  /* Static Memory Control Register 2 */
1326 #define MECR            __REG(0x48000014)  /* Expansion Memory (PCMCIA/Compact Flash) Bus Configuration */
1327 #define SXLCR           __REG(0x48000018)  /* LCR value to be written to SDRAM-Timing Synchronous Flash */
1328 #define SXCNFG          __REG(0x4800001C)  /* Synchronous Static Memory Control Register */
1329 #define SXMRS           __REG(0x48000024)  /* MRS value to be written to Synchronous Flash or SMROM */
1330 #define MCMEM0          __REG(0x48000028)  /* Card interface Common Memory Space Socket 0 Timing */
1331 #define MCMEM1          __REG(0x4800002C)  /* Card interface Common Memory Space Socket 1 Timing */
1332 #define MCATT0          __REG(0x48000030)  /* Card interface Attribute Space Socket 0 Timing Configuration */
1333 #define MCATT1          __REG(0x48000034)  /* Card interface Attribute Space Socket 1 Timing Configuration */
1334 #define MCIO0           __REG(0x48000038)  /* Card interface I/O Space Socket 0 Timing Configuration */
1335 #define MCIO1           __REG(0x4800003C)  /* Card interface I/O Space Socket 1 Timing Configuration */
1336 #define MDMRS           __REG(0x48000040)  /* MRS value to be written to SDRAM */
1337 #define BOOT_DEF        __REG(0x48000044)  /* Read-Only Boot-Time Register. Contains BOOT_SEL and PKG_SEL */
1338
1339 #define MDREFR_K2FREE   (1 << 25)       /* SDRAM Free-Running Control */
1340 #define MDREFR_K1FREE   (1 << 24)       /* SDRAM Free-Running Control */
1341 #define MDREFR_K0FREE   (1 << 23)       /* SDRAM Free-Running Control */
1342 #define MDREFR_SLFRSH   (1 << 22)       /* SDRAM Self-Refresh Control/Status */
1343 #define MDREFR_APD      (1 << 20)       /* SDRAM/SSRAM Auto-Power-Down Enable */
1344 #define MDREFR_K2DB2    (1 << 19)       /* SDCLK2 Divide by 2 Control/Status */
1345 #define MDREFR_K2RUN    (1 << 18)       /* SDCLK2 Run Control/Status */
1346 #define MDREFR_K1DB2    (1 << 17)       /* SDCLK1 Divide by 2 Control/Status */
1347 #define MDREFR_K1RUN    (1 << 16)       /* SDCLK1 Run Control/Status */
1348 #define MDREFR_E1PIN    (1 << 15)       /* SDCKE1 Level Control/Status */
1349 #define MDREFR_K0DB2    (1 << 14)       /* SDCLK0 Divide by 2 Control/Status */
1350 #define MDREFR_K0RUN    (1 << 13)       /* SDCLK0 Run Control/Status */
1351 #define MDREFR_E0PIN    (1 << 12)       /* SDCKE0 Level Control/Status */
1352
1353
1354