include/asm-mips/gt64120.h

   1 /*
   2  * Carsten Langgaard, carstenl@mips.com
   3  * Copyright (C) 2000 MIPS Technologies, Inc.  All rights reserved.
   4  *
   5  *  This program is free software; you can distribute it and/or modify it
   6  *  under the terms of the GNU General Public License (Version 2) as
   7  *  published by the Free Software Foundation.
   8  *
   9  *  This program is distributed in the hope it will be useful, but WITHOUT
  10  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  12  *  for more details.
  13  *
  14  *  You should have received a copy of the GNU General Public License along
  15  *  with this program; if not, write to the Free Software Foundation, Inc.,
  16  *  59 Temple Place - Suite 330, Boston MA 02111-1307, USA.
  17  */
  18 #ifndef _ASM_GT64120_H
  19 #define _ASM_GT64120_H
  20
  21 #include <linux/config.h>
  22 #include <asm/addrspace.h>
  23 #include <asm/byteorder.h>
  24
  25 #define MSK(n)                    ((1 << (n)) - 1)
  26
  27 /*
  28  *  Register offset addresses
  29  */
  30 #define GT_CPU_OFS              0x000
  31
  32 /*
  33  * Interrupt Registers
  34  */
  35 #define GT_SCS10LD_OFS          0x008
  36 #define GT_SCS10HD_OFS          0x010
  37 #define GT_SCS32LD_OFS          0x018
  38 #define GT_SCS32HD_OFS          0x020
  39 #define GT_CS20LD_OFS           0x028
  40 #define GT_CS20HD_OFS           0x030
  41 #define GT_CS3BOOTLD_OFS        0x038
  42 #define GT_CS3BOOTHD_OFS        0x040
  43 #define GT_PCI0IOLD_OFS         0x048
  44 #define GT_PCI0IOHD_OFS         0x050
  45 #define GT_PCI0M0LD_OFS         0x058
  46 #define GT_PCI0M0HD_OFS         0x060
  47 #define GT_ISD_OFS              0x068
  48 #define GT_PCI0M1LD_OFS         0x080
  49 #define GT_PCI0M1HD_OFS         0x088
  50 #define GT_PCI1IOLD_OFS         0x090
  51 #define GT_PCI1IOHD_OFS         0x098
  52 #define GT_PCI1M0LD_OFS         0x0a0
  53 #define GT_PCI1M0HD_OFS         0x0a8
  54 #define GT_PCI1M1LD_OFS         0x0b0
  55 #define GT_PCI1M1HD_OFS         0x0b8
  56
  57 /*
  58  * GT64120A only
  59  */
  60 #define GT_PCI0IOREMAP_OFS      0x0f0
  61 #define GT_PCI0M0REMAP_OFS      0x0f8
  62 #define GT_PCI0M1REMAP_OFS      0x100
  63 #define GT_PCI1IOREMAP_OFS      0x108
  64 #define GT_PCI1M0REMAP_OFS      0x110
  65 #define GT_PCI1M1REMAP_OFS      0x118
  66
  67 #define GT_SCS0LD_OFS           0x400
  68 #define GT_SCS0HD_OFS           0x404
  69 #define GT_SCS1LD_OFS           0x408
  70 #define GT_SCS1HD_OFS           0x40c
  71 #define GT_SCS2LD_OFS           0x410
  72 #define GT_SCS2HD_OFS           0x414
  73 #define GT_SCS3LD_OFS           0x418
  74 #define GT_SCS3HD_OFS           0x41c
  75 #define GT_CS0LD_OFS            0x420
  76 #define GT_CS0HD_OFS            0x424
  77 #define GT_CS1LD_OFS            0x428
  78 #define GT_CS1HD_OFS            0x42c
  79 #define GT_CS2LD_OFS            0x430
  80 #define GT_CS2HD_OFS            0x434
  81 #define GT_CS3LD_OFS            0x438
  82 #define GT_CS3HD_OFS            0x43c
  83 #define GT_BOOTLD_OFS           0x440
  84 #define GT_BOOTHD_OFS           0x444
  85
  86 #define GT_SDRAM_B0_OFS         0x44c
  87 #define GT_SDRAM_CFG_OFS        0x448
  88 #define GT_SDRAM_B2_OFS         0x454
  89 #define GT_SDRAM_OPMODE_OFS     0x474
  90 #define GT_SDRAM_BM_OFS         0x478
  91 #define GT_SDRAM_ADDRDECODE_OFS 0x47c
  92
  93 #define GT_PCI0_CMD_OFS         0xc00   /* GT64120A only */
  94 #define GT_PCI0_TOR_OFS         0xc04
  95 #define GT_PCI0_BS_SCS10_OFS    0xc08
  96 #define GT_PCI0_BS_SCS32_OFS    0xc0c
  97 #define GT_INTRCAUSE_OFS        0xc18
  98 #define GT_INTRMASK_OFS         0xc1c   /* GT64120A only */
  99 #define GT_PCI0_IACK_OFS        0xc34
 100 #define GT_PCI0_BARE_OFS        0xc3c
 101 #define GT_HINTRCAUSE_OFS       0xc98   /* GT64120A only */
 102 #define GT_HINTRMASK_OFS        0xc9c   /* GT64120A only */
 103 #define GT_PCI1_CFGADDR_OFS     0xcf0   /* GT64120A only */
 104 #define GT_PCI1_CFGDATA_OFS     0xcf4   /* GT64120A only */
 105 #define GT_PCI0_CFGADDR_OFS     0xcf8
 106 #define GT_PCI0_CFGDATA_OFS     0xcfc
 107
 108
 109 /*
 110  * Timer/Counter.  GT64120A only.
 111  */
 112 #define GT_TC0_OFS              0x850
 113 #define GT_TC1_OFS              0x854
 114 #define GT_TC2_OFS              0x858
 115 #define GT_TC3_OFS              0x85C
 116 #define GT_TC_CONTROL_OFS       0x864
 117
 118 /*
 119  * I2O Support Registers
 120  */
 121 #define INBOUND_MESSAGE_REGISTER0_PCI_SIDE              0x010
 122 #define INBOUND_MESSAGE_REGISTER1_PCI_SIDE              0x014
 123 #define OUTBOUND_MESSAGE_REGISTER0_PCI_SIDE             0x018
 124 #define OUTBOUND_MESSAGE_REGISTER1_PCI_SIDE             0x01c
 125 #define INBOUND_DOORBELL_REGISTER_PCI_SIDE              0x020
 126 #define INBOUND_INTERRUPT_CAUSE_REGISTER_PCI_SIDE       0x024
 127 #define INBOUND_INTERRUPT_MASK_REGISTER_PCI_SIDE        0x028
 128 #define OUTBOUND_DOORBELL_REGISTER_PCI_SIDE             0x02c
 129 #define OUTBOUND_INTERRUPT_CAUSE_REGISTER_PCI_SIDE      0x030
 130 #define OUTBOUND_INTERRUPT_MASK_REGISTER_PCI_SIDE       0x034
 131 #define INBOUND_QUEUE_PORT_VIRTUAL_REGISTER_PCI_SIDE    0x040
 132 #define OUTBOUND_QUEUE_PORT_VIRTUAL_REGISTER_PCI_SIDE   0x044
 133 #define QUEUE_CONTROL_REGISTER_PCI_SIDE                 0x050
 134 #define QUEUE_BASE_ADDRESS_REGISTER_PCI_SIDE            0x054
 135 #define INBOUND_FREE_HEAD_POINTER_REGISTER_PCI_SIDE     0x060
 136 #define INBOUND_FREE_TAIL_POINTER_REGISTER_PCI_SIDE     0x064
 137 #define INBOUND_POST_HEAD_POINTER_REGISTER_PCI_SIDE     0x068
 138 #define INBOUND_POST_TAIL_POINTER_REGISTER_PCI_SIDE     0x06c
 139 #define OUTBOUND_FREE_HEAD_POINTER_REGISTER_PCI_SIDE    0x070
 140 #define OUTBOUND_FREE_TAIL_POINTER_REGISTER_PCI_SIDE    0x074
 141 #define OUTBOUND_POST_HEAD_POINTER_REGISTER_PCI_SIDE    0x078
 142 #define OUTBOUND_POST_TAIL_POINTER_REGISTER_PCI_SIDE    0x07c
 143
 144 #define INBOUND_MESSAGE_REGISTER0_CPU_SIDE              0x1c10
 145 #define INBOUND_MESSAGE_REGISTER1_CPU_SIDE              0x1c14
 146 #define OUTBOUND_MESSAGE_REGISTER0_CPU_SIDE             0x1c18
 147 #define OUTBOUND_MESSAGE_REGISTER1_CPU_SIDE             0x1c1c
 148 #define INBOUND_DOORBELL_REGISTER_CPU_SIDE              0x1c20
 149 #define INBOUND_INTERRUPT_CAUSE_REGISTER_CPU_SIDE       0x1c24
 150 #define INBOUND_INTERRUPT_MASK_REGISTER_CPU_SIDE        0x1c28
 151 #define OUTBOUND_DOORBELL_REGISTER_CPU_SIDE             0x1c2c
 152 #define OUTBOUND_INTERRUPT_CAUSE_REGISTER_CPU_SIDE      0x1c30
 153 #define OUTBOUND_INTERRUPT_MASK_REGISTER_CPU_SIDE       0x1c34
 154 #define INBOUND_QUEUE_PORT_VIRTUAL_REGISTER_CPU_SIDE    0x1c40
 155 #define OUTBOUND_QUEUE_PORT_VIRTUAL_REGISTER_CPU_SIDE   0x1c44
 156 #define QUEUE_CONTROL_REGISTER_CPU_SIDE                 0x1c50
 157 #define QUEUE_BASE_ADDRESS_REGISTER_CPU_SIDE            0x1c54
 158 #define INBOUND_FREE_HEAD_POINTER_REGISTER_CPU_SIDE     0x1c60
 159 #define INBOUND_FREE_TAIL_POINTER_REGISTER_CPU_SIDE     0x1c64
 160 #define INBOUND_POST_HEAD_POINTER_REGISTER_CPU_SIDE     0x1c68
 161 #define INBOUND_POST_TAIL_POINTER_REGISTER_CPU_SIDE     0x1c6c
 162 #define OUTBOUND_FREE_HEAD_POINTER_REGISTER_CPU_SIDE    0x1c70
 163 #define OUTBOUND_FREE_TAIL_POINTER_REGISTER_CPU_SIDE    0x1c74
 164 #define OUTBOUND_POST_HEAD_POINTER_REGISTER_CPU_SIDE    0x1c78
 165 #define OUTBOUND_POST_TAIL_POINTER_REGISTER_CPU_SIDE    0x1c7c
 166
 167 /*
 168  *  Register encodings
 169  */
 170 #define GT_CPU_ENDIAN_SHF       12
 171 #define GT_CPU_ENDIAN_MSK       (MSK(1) << GT_CPU_ENDIAN_SHF)
 172 #define GT_CPU_ENDIAN_BIT       GT_CPU_ENDIAN_MSK
 173 #define GT_CPU_WR_SHF           16
 174 #define GT_CPU_WR_MSK           (MSK(1) << GT_CPU_WR_SHF)
 175 #define GT_CPU_WR_BIT           GT_CPU_WR_MSK
 176 #define GT_CPU_WR_DXDXDXDX      0
 177 #define GT_CPU_WR_DDDD          1
 178
 179
 180 #define GT_CFGADDR_CFGEN_SHF    31
 181 #define GT_CFGADDR_CFGEN_MSK    (MSK(1) << GT_CFGADDR_CFGEN_SHF)
 182 #define GT_CFGADDR_CFGEN_BIT    GT_CFGADDR_CFGEN_MSK
 183
 184 #define GT_CFGADDR_BUSNUM_SHF   16
 185 #define GT_CFGADDR_BUSNUM_MSK   (MSK(8) << GT_CFGADDR_BUSNUM_SHF)
 186
 187 #define GT_CFGADDR_DEVNUM_SHF   11
 188 #define GT_CFGADDR_DEVNUM_MSK   (MSK(5) << GT_CFGADDR_DEVNUM_SHF)
 189
 190 #define GT_CFGADDR_FUNCNUM_SHF  8
 191 #define GT_CFGADDR_FUNCNUM_MSK  (MSK(3) << GT_CFGADDR_FUNCNUM_SHF)
 192
 193 #define GT_CFGADDR_REGNUM_SHF   2
 194 #define GT_CFGADDR_REGNUM_MSK   (MSK(6) << GT_CFGADDR_REGNUM_SHF)
 195
 196
 197 #define GT_SDRAM_BM_ORDER_SHF   2
 198 #define GT_SDRAM_BM_ORDER_MSK   (MSK(1) << GT_SDRAM_BM_ORDER_SHF)
 199 #define GT_SDRAM_BM_ORDER_BIT   GT_SDRAM_BM_ORDER_MSK
 200 #define GT_SDRAM_BM_ORDER_SUB   1
 201 #define GT_SDRAM_BM_ORDER_LIN   0
 202
 203 #define GT_SDRAM_BM_RSVD_ALL1   0xffb
 204
 205
 206 #define GT_SDRAM_ADDRDECODE_ADDR_SHF    0
 207 #define GT_SDRAM_ADDRDECODE_ADDR_MSK    (MSK(3) << GT_SDRAM_ADDRDECODE_ADDR_SHF)
 208 #define GT_SDRAM_ADDRDECODE_ADDR_0      0
 209 #define GT_SDRAM_ADDRDECODE_ADDR_1      1
 210 #define GT_SDRAM_ADDRDECODE_ADDR_2      2
 211 #define GT_SDRAM_ADDRDECODE_ADDR_3      3
 212 #define GT_SDRAM_ADDRDECODE_ADDR_4      4
 213 #define GT_SDRAM_ADDRDECODE_ADDR_5      5
 214 #define GT_SDRAM_ADDRDECODE_ADDR_6      6
 215 #define GT_SDRAM_ADDRDECODE_ADDR_7      7
 216
 217
 218 #define GT_SDRAM_B0_CASLAT_SHF          0
 219 #define GT_SDRAM_B0_CASLAT_MSK          (MSK(2) << GT_SDRAM_B0__SHF)
 220 #define GT_SDRAM_B0_CASLAT_2            1
 221 #define GT_SDRAM_B0_CASLAT_3            2
 222
 223 #define GT_SDRAM_B0_FTDIS_SHF           2
 224 #define GT_SDRAM_B0_FTDIS_MSK           (MSK(1) << GT_SDRAM_B0_FTDIS_SHF)
 225 #define GT_SDRAM_B0_FTDIS_BIT           GT_SDRAM_B0_FTDIS_MSK
 226
 227 #define GT_SDRAM_B0_SRASPRCHG_SHF       3
 228 #define GT_SDRAM_B0_SRASPRCHG_MSK       (MSK(1) << GT_SDRAM_B0_SRASPRCHG_SHF)
 229 #define GT_SDRAM_B0_SRASPRCHG_BIT       GT_SDRAM_B0_SRASPRCHG_MSK
 230 #define GT_SDRAM_B0_SRASPRCHG_2         0
 231 #define GT_SDRAM_B0_SRASPRCHG_3         1
 232
 233 #define GT_SDRAM_B0_B0COMPAB_SHF        4
 234 #define GT_SDRAM_B0_B0COMPAB_MSK        (MSK(1) << GT_SDRAM_B0_B0COMPAB_SHF)
 235 #define GT_SDRAM_B0_B0COMPAB_BIT        GT_SDRAM_B0_B0COMPAB_MSK
 236
 237 #define GT_SDRAM_B0_64BITINT_SHF        5
 238 #define GT_SDRAM_B0_64BITINT_MSK        (MSK(1) << GT_SDRAM_B0_64BITINT_SHF)
 239 #define GT_SDRAM_B0_64BITINT_BIT        GT_SDRAM_B0_64BITINT_MSK
 240 #define GT_SDRAM_B0_64BITINT_2          0
 241 #define GT_SDRAM_B0_64BITINT_4          1
 242
 243 #define GT_SDRAM_B0_BW_SHF              6
 244 #define GT_SDRAM_B0_BW_MSK              (MSK(1) << GT_SDRAM_B0_BW_SHF)
 245 #define GT_SDRAM_B0_BW_BIT              GT_SDRAM_B0_BW_MSK
 246 #define GT_SDRAM_B0_BW_32               0
 247 #define GT_SDRAM_B0_BW_64               1
 248
 249 #define GT_SDRAM_B0_BLODD_SHF           7
 250 #define GT_SDRAM_B0_BLODD_MSK           (MSK(1) << GT_SDRAM_B0_BLODD_SHF)
 251 #define GT_SDRAM_B0_BLODD_BIT           GT_SDRAM_B0_BLODD_MSK
 252
 253 #define GT_SDRAM_B0_PAR_SHF             8
 254 #define GT_SDRAM_B0_PAR_MSK             (MSK(1) << GT_SDRAM_B0_PAR_SHF)
 255 #define GT_SDRAM_B0_PAR_BIT             GT_SDRAM_B0_PAR_MSK
 256
 257 #define GT_SDRAM_B0_BYPASS_SHF          9
 258 #define GT_SDRAM_B0_BYPASS_MSK          (MSK(1) << GT_SDRAM_B0_BYPASS_SHF)
 259 #define GT_SDRAM_B0_BYPASS_BIT          GT_SDRAM_B0_BYPASS_MSK
 260
 261 #define GT_SDRAM_B0_SRAS2SCAS_SHF       10
 262 #define GT_SDRAM_B0_SRAS2SCAS_MSK       (MSK(1) << GT_SDRAM_B0_SRAS2SCAS_SHF)
 263 #define GT_SDRAM_B0_SRAS2SCAS_BIT       GT_SDRAM_B0_SRAS2SCAS_MSK
 264 #define GT_SDRAM_B0_SRAS2SCAS_2         0
 265 #define GT_SDRAM_B0_SRAS2SCAS_3         1
 266
 267 #define GT_SDRAM_B0_SIZE_SHF            11
 268 #define GT_SDRAM_B0_SIZE_MSK            (MSK(1) << GT_SDRAM_B0_SIZE_SHF)
 269 #define GT_SDRAM_B0_SIZE_BIT            GT_SDRAM_B0_SIZE_MSK
 270 #define GT_SDRAM_B0_SIZE_16M            0
 271 #define GT_SDRAM_B0_SIZE_64M            1
 272
 273 #define GT_SDRAM_B0_EXTPAR_SHF          12
 274 #define GT_SDRAM_B0_EXTPAR_MSK          (MSK(1) << GT_SDRAM_B0_EXTPAR_SHF)
 275 #define GT_SDRAM_B0_EXTPAR_BIT          GT_SDRAM_B0_EXTPAR_MSK
 276
 277 #define GT_SDRAM_B0_BLEN_SHF            13
 278 #define GT_SDRAM_B0_BLEN_MSK            (MSK(1) << GT_SDRAM_B0_BLEN_SHF)
 279 #define GT_SDRAM_B0_BLEN_BIT            GT_SDRAM_B0_BLEN_MSK
 280 #define GT_SDRAM_B0_BLEN_8              0
 281 #define GT_SDRAM_B0_BLEN_4              1
 282
 283
 284 #define GT_SDRAM_CFG_REFINT_SHF         0
 285 #define GT_SDRAM_CFG_REFINT_MSK         (MSK(14) << GT_SDRAM_CFG_REFINT_SHF)
 286
 287 #define GT_SDRAM_CFG_NINTERLEAVE_SHF    14
 288 #define GT_SDRAM_CFG_NINTERLEAVE_MSK    (MSK(1) << GT_SDRAM_CFG_NINTERLEAVE_SHF)
 289 #define GT_SDRAM_CFG_NINTERLEAVE_BIT    GT_SDRAM_CFG_NINTERLEAVE_MSK
 290
 291 #define GT_SDRAM_CFG_RMW_SHF            15
 292 #define GT_SDRAM_CFG_RMW_MSK            (MSK(1) << GT_SDRAM_CFG_RMW_SHF)
 293 #define GT_SDRAM_CFG_RMW_BIT            GT_SDRAM_CFG_RMW_MSK
 294
 295 #define GT_SDRAM_CFG_NONSTAGREF_SHF     16
 296 #define GT_SDRAM_CFG_NONSTAGREF_MSK     (MSK(1) << GT_SDRAM_CFG_NONSTAGREF_SHF)
 297 #define GT_SDRAM_CFG_NONSTAGREF_BIT     GT_SDRAM_CFG_NONSTAGREF_MSK
 298
 299 #define GT_SDRAM_CFG_DUPCNTL_SHF        19
 300 #define GT_SDRAM_CFG_DUPCNTL_MSK        (MSK(1) << GT_SDRAM_CFG_DUPCNTL_SHF)
 301 #define GT_SDRAM_CFG_DUPCNTL_BIT        GT_SDRAM_CFG_DUPCNTL_MSK
 302
 303 #define GT_SDRAM_CFG_DUPBA_SHF          20
 304 #define GT_SDRAM_CFG_DUPBA_MSK          (MSK(1) << GT_SDRAM_CFG_DUPBA_SHF)
 305 #define GT_SDRAM_CFG_DUPBA_BIT          GT_SDRAM_CFG_DUPBA_MSK
 306
 307 #define GT_SDRAM_CFG_DUPEOT0_SHF        21
 308 #define GT_SDRAM_CFG_DUPEOT0_MSK        (MSK(1) << GT_SDRAM_CFG_DUPEOT0_SHF)
 309 #define GT_SDRAM_CFG_DUPEOT0_BIT        GT_SDRAM_CFG_DUPEOT0_MSK
 310
 311 #define GT_SDRAM_CFG_DUPEOT1_SHF        22
 312 #define GT_SDRAM_CFG_DUPEOT1_MSK        (MSK(1) << GT_SDRAM_CFG_DUPEOT1_SHF)
 313 #define GT_SDRAM_CFG_DUPEOT1_BIT        GT_SDRAM_CFG_DUPEOT1_MSK
 314
 315 #define GT_SDRAM_OPMODE_OP_SHF          0
 316 #define GT_SDRAM_OPMODE_OP_MSK          (MSK(3) << GT_SDRAM_OPMODE_OP_SHF)
 317 #define GT_SDRAM_OPMODE_OP_NORMAL       0
 318 #define GT_SDRAM_OPMODE_OP_NOP          1
 319 #define GT_SDRAM_OPMODE_OP_PRCHG        2
 320 #define GT_SDRAM_OPMODE_OP_MODE         3
 321 #define GT_SDRAM_OPMODE_OP_CBR          4
 322
 323
 324 #define GT_PCI0_BARE_SWSCS3BOOTDIS_SHF  0
 325 #define GT_PCI0_BARE_SWSCS3BOOTDIS_MSK  (MSK(1) << GT_PCI0_BARE_SWSCS3BOOTDIS_SHF)
 326 #define GT_PCI0_BARE_SWSCS3BOOTDIS_BIT  GT_PCI0_BARE_SWSCS3BOOTDIS_MSK
 327
 328 #define GT_PCI0_BARE_SWSCS32DIS_SHF     1
 329 #define GT_PCI0_BARE_SWSCS32DIS_MSK     (MSK(1) << GT_PCI0_BARE_SWSCS32DIS_SHF)
 330 #define GT_PCI0_BARE_SWSCS32DIS_BIT     GT_PCI0_BARE_SWSCS32DIS_MSK
 331
 332 #define GT_PCI0_BARE_SWSCS10DIS_SHF     2
 333 #define GT_PCI0_BARE_SWSCS10DIS_MSK     (MSK(1) << GT_PCI0_BARE_SWSCS10DIS_SHF)
 334 #define GT_PCI0_BARE_SWSCS10DIS_BIT     GT_PCI0_BARE_SWSCS10DIS_MSK
 335
 336 #define GT_PCI0_BARE_INTIODIS_SHF       3
 337 #define GT_PCI0_BARE_INTIODIS_MSK       (MSK(1) << GT_PCI0_BARE_INTIODIS_SHF)
 338 #define GT_PCI0_BARE_INTIODIS_BIT       GT_PCI0_BARE_INTIODIS_MSK
 339
 340 #define GT_PCI0_BARE_INTMEMDIS_SHF      4
 341 #define GT_PCI0_BARE_INTMEMDIS_MSK      (MSK(1) << GT_PCI0_BARE_INTMEMDIS_SHF)
 342 #define GT_PCI0_BARE_INTMEMDIS_BIT      GT_PCI0_BARE_INTMEMDIS_MSK
 343
 344 #define GT_PCI0_BARE_CS3BOOTDIS_SHF     5
 345 #define GT_PCI0_BARE_CS3BOOTDIS_MSK     (MSK(1) << GT_PCI0_BARE_CS3BOOTDIS_SHF)
 346 #define GT_PCI0_BARE_CS3BOOTDIS_BIT     GT_PCI0_BARE_CS3BOOTDIS_MSK
 347
 348 #define GT_PCI0_BARE_CS20DIS_SHF        6
 349 #define GT_PCI0_BARE_CS20DIS_MSK        (MSK(1) << GT_PCI0_BARE_CS20DIS_SHF)
 350 #define GT_PCI0_BARE_CS20DIS_BIT        GT_PCI0_BARE_CS20DIS_MSK
 351
 352 #define GT_PCI0_BARE_SCS32DIS_SHF       7
 353 #define GT_PCI0_BARE_SCS32DIS_MSK       (MSK(1) << GT_PCI0_BARE_SCS32DIS_SHF)
 354 #define GT_PCI0_BARE_SCS32DIS_BIT       GT_PCI0_BARE_SCS32DIS_MSK
 355
 356 #define GT_PCI0_BARE_SCS10DIS_SHF       8
 357 #define GT_PCI0_BARE_SCS10DIS_MSK       (MSK(1) << GT_PCI0_BARE_SCS10DIS_SHF)
 358 #define GT_PCI0_BARE_SCS10DIS_BIT       GT_PCI0_BARE_SCS10DIS_MSK
 359
 360
 361 #define GT_INTRCAUSE_MASABORT0_SHF      18
 362 #define GT_INTRCAUSE_MASABORT0_MSK      (MSK(1) << GT_INTRCAUSE_MASABORT0_SHF)
 363 #define GT_INTRCAUSE_MASABORT0_BIT      GT_INTRCAUSE_MASABORT0_MSK
 364
 365 #define GT_INTRCAUSE_TARABORT0_SHF      19
 366 #define GT_INTRCAUSE_TARABORT0_MSK      (MSK(1) << GT_INTRCAUSE_TARABORT0_SHF)
 367 #define GT_INTRCAUSE_TARABORT0_BIT      GT_INTRCAUSE_TARABORT0_MSK
 368
 369
 370 #define GT_PCI0_CFGADDR_REGNUM_SHF      2
 371 #define GT_PCI0_CFGADDR_REGNUM_MSK      (MSK(6) << GT_PCI0_CFGADDR_REGNUM_SHF)
 372 #define GT_PCI0_CFGADDR_FUNCTNUM_SHF    8
 373 #define GT_PCI0_CFGADDR_FUNCTNUM_MSK    (MSK(3) << GT_PCI0_CFGADDR_FUNCTNUM_SHF)
 374 #define GT_PCI0_CFGADDR_DEVNUM_SHF      11
 375 #define GT_PCI0_CFGADDR_DEVNUM_MSK      (MSK(5) << GT_PCI0_CFGADDR_DEVNUM_SHF)
 376 #define GT_PCI0_CFGADDR_BUSNUM_SHF      16
 377 #define GT_PCI0_CFGADDR_BUSNUM_MSK      (MSK(8) << GT_PCI0_CFGADDR_BUSNUM_SHF)
 378 #define GT_PCI0_CFGADDR_CONFIGEN_SHF    31
 379 #define GT_PCI0_CFGADDR_CONFIGEN_MSK    (MSK(1) << GT_PCI0_CFGADDR_CONFIGEN_SHF)
 380 #define GT_PCI0_CFGADDR_CONFIGEN_BIT    GT_PCI0_CFGADDR_CONFIGEN_MSK
 381
 382 #define GT_PCI0_CMD_MBYTESWAP_SHF       0
 383 #define GT_PCI0_CMD_MBYTESWAP_MSK       (MSK(1) << GT_PCI0_CMD_MBYTESWAP_SHF)
 384 #define GT_PCI0_CMD_MBYTESWAP_BIT       GT_PCI0_CMD_MBYTESWAP_MSK
 385 #define GT_PCI0_CMD_MWORDSWAP_SHF       10
 386 #define GT_PCI0_CMD_MWORDSWAP_MSK       (MSK(1) << GT_PCI0_CMD_MWORDSWAP_SHF)
 387 #define GT_PCI0_CMD_MWORDSWAP_BIT       GT_PCI0_CMD_MWORDSWAP_MSK
 388 #define GT_PCI0_CMD_SBYTESWAP_SHF       16
 389 #define GT_PCI0_CMD_SBYTESWAP_MSK       (MSK(1) << GT_PCI0_CMD_SBYTESWAP_SHF)
 390 #define GT_PCI0_CMD_SBYTESWAP_BIT       GT_PCI0_CMD_SBYTESWAP_MSK
 391 #define GT_PCI0_CMD_SWORDSWAP_SHF       11
 392 #define GT_PCI0_CMD_SWORDSWAP_MSK       (MSK(1) << GT_PCI0_CMD_SWORDSWAP_SHF)
 393 #define GT_PCI0_CMD_SWORDSWAP_BIT       GT_PCI0_CMD_SWORDSWAP_MSK
 394
 395 /*
 396  *  Misc
 397  */
 398 #define GT_DEF_PCI0_IO_BASE     0x10000000UL
 399 #define GT_DEF_PCI0_IO_SIZE     0x02000000UL
 400 #define GT_DEF_PCI0_MEM0_BASE   0x12000000UL
 401 #define GT_DEF_PCI0_MEM0_SIZE   0x02000000UL
 402 #define GT_DEF_BASE             0x14000000UL
 403
 404 #define GT_MAX_BANKSIZE         (256 * 1024 * 1024)   /* Max 256MB bank */
 405 #define GT_LATTIM_MIN           6                     /* Minimum lat    */
 406
 407 /*
 408  * The gt64120_dep.h file must define the following macros
 409  *
 410  *   GT_READ(ofs, data_pointer)
 411  *   GT_WRITE(ofs, data)           - read/write GT64120 registers in 32bit
 412  *
 413  *   TIMER      - gt64120 timer irq, temporary solution until
 414  *                full gt64120 cascade interrupt support is in place
 415  */
 416
 417 #include <mach-gt64120.h>
 418
 419 /*
 420  * Because of an error/peculiarity in the Galileo chip, we need to swap the
 421  * bytes when running bigendian.  We also provide non-swapping versions.
 422  */
 423 #define __GT_READ(ofs)                                                  \
 424         (*(volatile u32 *)(GT64120_BASE+(ofs)))
 425 #define __GT_WRITE(ofs, data)                                           \
 426         do { *(volatile u32 *)(GT64120_BASE+(ofs)) = (data); } while (0)
 427 #define GT_READ(ofs)            le32_to_cpu(__GT_READ(ofs))
 428 #define GT_WRITE(ofs, data)     __GT_WRITE(ofs, cpu_to_le32(data))
 429
 430 #endif /* _ASM_GT64120_H */