include/asm-mips/mach-au1x00/au1000.h

   1 /*
   2  *
   3  * BRIEF MODULE DESCRIPTION
   4  *      Include file for Alchemy Semiconductor's Au1k CPU.
   5  *
   6  * Copyright 2000,2001 MontaVista Software Inc.
   7  * Author: MontaVista Software, Inc.
   8  *              ppopov@mvista.com or source@mvista.com
   9  *
  10  *  This program is free software; you can redistribute  it and/or modify it
  11  *  under  the terms of  the GNU General  Public License as published by the
  12  *  Free Software Foundation;  either version 2 of the  License, or (at your
  13  *  option) any later version.
  14  *
  15  *  THIS  SOFTWARE  IS PROVIDED   ``AS  IS'' AND   ANY  EXPRESS OR IMPLIED
  16  *  WARRANTIES,   INCLUDING, BUT NOT  LIMITED  TO, THE IMPLIED WARRANTIES OF
  17  *  MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN
  18  *  NO  EVENT  SHALL   THE AUTHOR  BE    LIABLE FOR ANY   DIRECT, INDIRECT,
  19  *  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  *  NOT LIMITED   TO, PROCUREMENT OF  SUBSTITUTE GOODS  OR SERVICES; LOSS OF
  21  *  USE, DATA,  OR PROFITS; OR  BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
  22  *  ANY THEORY OF LIABILITY, WHETHER IN  CONTRACT, STRICT LIABILITY, OR TORT
  23  *  (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  *  THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  *  You should have received a copy of the  GNU General Public License along
  27  *  with this program; if not, write  to the Free Software Foundation, Inc.,
  28  *  675 Mass Ave, Cambridge, MA 02139, USA.
  29  */
  30
  31  /*
  32   * some definitions add by takuzo@sm.sony.co.jp and sato@sm.sony.co.jp
  33   */
  34
  35 #ifndef _AU1000_H_
  36 #define _AU1000_H_
  37
  38
  39 #ifndef _LANGUAGE_ASSEMBLY
  40
  41 #include <linux/delay.h>
  42 #include <asm/io.h>
  43
  44 /* cpu pipeline flush */
  45 void static inline au_sync(void)
  46 {
  47         __asm__ volatile ("sync");
  48 }
  49
  50 void static inline au_sync_udelay(int us)
  51 {
  52         __asm__ volatile ("sync");
  53         udelay(us);
  54 }
  55
  56 void static inline au_sync_delay(int ms)
  57 {
  58         __asm__ volatile ("sync");
  59         mdelay(ms);
  60 }
  61
  62 void static inline au_writeb(u8 val, unsigned long reg)
  63 {
  64         *(volatile u8 *)(reg) = val;
  65 }
  66
  67 void static inline au_writew(u16 val, unsigned long reg)
  68 {
  69         *(volatile u16 *)(reg) = val;
  70 }
  71
  72 void static inline au_writel(u32 val, unsigned long reg)
  73 {
  74         *(volatile u32 *)(reg) = val;
  75 }
  76
  77 static inline u8 au_readb(unsigned long reg)
  78 {
  79         return (*(volatile u8 *)reg);
  80 }
  81
  82 static inline u16 au_readw(unsigned long reg)
  83 {
  84         return (*(volatile u16 *)reg);
  85 }
  86
  87 static inline u32 au_readl(unsigned long reg)
  88 {
  89         return (*(volatile u32 *)reg);
  90 }
  91
  92
  93 static __inline__ int au_ffz(unsigned int x)
  94 {
  95         if ((x = ~x) == 0)
  96                 return 32;
  97         return __ilog2(x & -x);
  98 }
  99
 100 /*
 101  * ffs: find first bit set. This is defined the same way as
 102  * the libc and compiler builtin ffs routines, therefore
 103  * differs in spirit from the above ffz (man ffs).
 104  */
 105 static __inline__ int au_ffs(int x)
 106 {
 107         return __ilog2(x & -x) + 1;
 108 }
 109
 110 /* arch/mips/au1000/common/clocks.c */
 111 extern void set_au1x00_speed(unsigned int new_freq);
 112 extern unsigned int get_au1x00_speed(void);
 113 extern void set_au1x00_uart_baud_base(unsigned long new_baud_base);
 114 extern unsigned long get_au1x00_uart_baud_base(void);
 115 extern void set_au1x00_lcd_clock(void);
 116 extern unsigned int get_au1x00_lcd_clock(void);
 117
 118 /*
 119  * Every board describes its IRQ mapping with this table.
 120  */
 121 typedef struct au1xxx_irqmap {
 122         int     im_irq;
 123         int     im_type;
 124         int     im_request;
 125 } au1xxx_irq_map_t;
 126
 127 /*
 128  * init_IRQ looks for a table with this name.
 129  */
 130 extern au1xxx_irq_map_t au1xxx_irq_map[];
 131
 132 #endif /* !defined (_LANGUAGE_ASSEMBLY) */
 133
 134 #ifdef CONFIG_PM
 135 /* no CP0 timer irq */
 136 #define ALLINTS (IE_IRQ0 | IE_IRQ1 | IE_IRQ2 | IE_IRQ3 | IE_IRQ4)
 137 #else
 138 #define ALLINTS (IE_IRQ0 | IE_IRQ1 | IE_IRQ2 | IE_IRQ3 | IE_IRQ4 | IE_IRQ5)
 139 #endif
 140
 141 /*
 142  * SDRAM Register Offsets
 143  */
 144 #if defined(CONFIG_SOC_AU1000) || defined(CONFIG_SOC_AU1500) || defined(CONFIG_SOC_AU1100)
 145 #define MEM_SDMODE0             (0x0000)
 146 #define MEM_SDMODE1             (0x0004)
 147 #define MEM_SDMODE2             (0x0008)
 148 #define MEM_SDADDR0             (0x000C)
 149 #define MEM_SDADDR1             (0x0010)
 150 #define MEM_SDADDR2             (0x0014)
 151 #define MEM_SDREFCFG    (0x0018)
 152 #define MEM_SDPRECMD    (0x001C)
 153 #define MEM_SDAUTOREF   (0x0020)
 154 #define MEM_SDWRMD0             (0x0024)
 155 #define MEM_SDWRMD1             (0x0028)
 156 #define MEM_SDWRMD2             (0x002C)
 157 #define MEM_SDSLEEP             (0x0030)
 158 #define MEM_SDSMCKE             (0x0034)
 159
 160 /*
 161  * MEM_SDMODE register content definitions
 162  */
 163 #define MEM_SDMODE_F            (1<<22)
 164 #define MEM_SDMODE_SR           (1<<21)
 165 #define MEM_SDMODE_BS           (1<<20)
 166 #define MEM_SDMODE_RS           (3<<18)
 167 #define MEM_SDMODE_CS           (7<<15)
 168 #define MEM_SDMODE_TRAS         (15<<11)
 169 #define MEM_SDMODE_TMRD         (3<<9)
 170 #define MEM_SDMODE_TWR          (3<<7)
 171 #define MEM_SDMODE_TRP          (3<<5)
 172 #define MEM_SDMODE_TRCD         (3<<3)
 173 #define MEM_SDMODE_TCL          (7<<0)
 174
 175 #define MEM_SDMODE_BS_2Bank     (0<<20)
 176 #define MEM_SDMODE_BS_4Bank     (1<<20)
 177 #define MEM_SDMODE_RS_11Row     (0<<18)
 178 #define MEM_SDMODE_RS_12Row     (1<<18)
 179 #define MEM_SDMODE_RS_13Row     (2<<18)
 180 #define MEM_SDMODE_RS_N(N)      ((N)<<18)
 181 #define MEM_SDMODE_CS_7Col      (0<<15)
 182 #define MEM_SDMODE_CS_8Col      (1<<15)
 183 #define MEM_SDMODE_CS_9Col      (2<<15)
 184 #define MEM_SDMODE_CS_10Col     (3<<15)
 185 #define MEM_SDMODE_CS_11Col     (4<<15)
 186 #define MEM_SDMODE_CS_N(N)              ((N)<<15)
 187 #define MEM_SDMODE_TRAS_N(N)    ((N)<<11)
 188 #define MEM_SDMODE_TMRD_N(N)    ((N)<<9)
 189 #define MEM_SDMODE_TWR_N(N)             ((N)<<7)
 190 #define MEM_SDMODE_TRP_N(N)             ((N)<<5)
 191 #define MEM_SDMODE_TRCD_N(N)    ((N)<<3)
 192 #define MEM_SDMODE_TCL_N(N)             ((N)<<0)
 193
 194 /*
 195  * MEM_SDADDR register contents definitions
 196  */
 197 #define MEM_SDADDR_E                    (1<<20)
 198 #define MEM_SDADDR_CSBA                 (0x03FF<<10)
 199 #define MEM_SDADDR_CSMASK               (0x03FF<<0)
 200 #define MEM_SDADDR_CSBA_N(N)    ((N)&(0x03FF<<22)>>12)
 201 #define MEM_SDADDR_CSMASK_N(N)  ((N)&(0x03FF<<22)>>22)
 202
 203 /*
 204  * MEM_SDREFCFG register content definitions
 205  */
 206 #define MEM_SDREFCFG_TRC                (15<<28)
 207 #define MEM_SDREFCFG_TRPM               (3<<26)
 208 #define MEM_SDREFCFG_E                  (1<<25)
 209 #define MEM_SDREFCFG_RE                 (0x1ffffff<<0)
 210 #define MEM_SDREFCFG_TRC_N(N)   ((N)<<MEM_SDREFCFG_TRC)
 211 #define MEM_SDREFCFG_TRPM_N(N)  ((N)<<MEM_SDREFCFG_TRPM)
 212 #define MEM_SDREFCFG_REF_N(N)   (N)
 213 #endif
 214
 215 /***********************************************************************/
 216
 217 /*
 218  * Au1550 SDRAM Register Offsets
 219  */
 220
 221 /***********************************************************************/
 222
 223 #if defined(CONFIG_SOC_AU1550) || defined(CONFIG_SOC_AU1200)
 224 #define MEM_SDMODE0             (0x0800)
 225 #define MEM_SDMODE1             (0x0808)
 226 #define MEM_SDMODE2             (0x0810)
 227 #define MEM_SDADDR0             (0x0820)
 228 #define MEM_SDADDR1             (0x0828)
 229 #define MEM_SDADDR2             (0x0830)
 230 #define MEM_SDCONFIGA   (0x0840)
 231 #define MEM_SDCONFIGB   (0x0848)
 232 #define MEM_SDSTAT              (0x0850)
 233 #define MEM_SDERRADDR   (0x0858)
 234 #define MEM_SDSTRIDE0   (0x0860)
 235 #define MEM_SDSTRIDE1   (0x0868)
 236 #define MEM_SDSTRIDE2   (0x0870)
 237 #define MEM_SDWRMD0             (0x0880)
 238 #define MEM_SDWRMD1             (0x0888)
 239 #define MEM_SDWRMD2             (0x0890)
 240 #define MEM_SDPRECMD    (0x08C0)
 241 #define MEM_SDAUTOREF   (0x08C8)
 242 #define MEM_SDSREF              (0x08D0)
 243 #define MEM_SDSLEEP             MEM_SDSREF
 244
 245 #endif
 246
 247 /*
 248  * Physical base addresses for integrated peripherals
 249  */
 250
 251 #ifdef CONFIG_SOC_AU1000
 252 #define MEM_PHYS_ADDR           0x14000000
 253 #define STATIC_MEM_PHYS_ADDR    0x14001000
 254 #define DMA0_PHYS_ADDR          0x14002000
 255 #define DMA1_PHYS_ADDR          0x14002100
 256 #define DMA2_PHYS_ADDR          0x14002200
 257 #define DMA3_PHYS_ADDR          0x14002300
 258 #define DMA4_PHYS_ADDR          0x14002400
 259 #define DMA5_PHYS_ADDR          0x14002500
 260 #define DMA6_PHYS_ADDR          0x14002600
 261 #define DMA7_PHYS_ADDR          0x14002700
 262 #define IC0_PHYS_ADDR           0x10400000
 263 #define IC1_PHYS_ADDR           0x11800000
 264 #define AC97_PHYS_ADDR          0x10000000
 265 #define USBH_PHYS_ADDR          0x10100000
 266 #define USBD_PHYS_ADDR          0x10200000
 267 #define IRDA_PHYS_ADDR          0x10300000
 268 #define MAC0_PHYS_ADDR          0x10500000
 269 #define MAC1_PHYS_ADDR          0x10510000
 270 #define MACEN_PHYS_ADDR         0x10520000
 271 #define MACDMA0_PHYS_ADDR       0x14004000
 272 #define MACDMA1_PHYS_ADDR       0x14004200
 273 #define I2S_PHYS_ADDR           0x11000000
 274 #define UART0_PHYS_ADDR         0x11100000
 275 #define UART1_PHYS_ADDR         0x11200000
 276 #define UART2_PHYS_ADDR         0x11300000
 277 #define UART3_PHYS_ADDR         0x11400000
 278 #define SSI0_PHYS_ADDR          0x11600000
 279 #define SSI1_PHYS_ADDR          0x11680000
 280 #define SYS_PHYS_ADDR           0x11900000
 281 #define PCMCIA_IO_PHYS_ADDR   0xF00000000ULL
 282 #define PCMCIA_ATTR_PHYS_ADDR 0xF40000000ULL
 283 #define PCMCIA_MEM_PHYS_ADDR  0xF80000000ULL
 284 #endif
 285
 286 /********************************************************************/
 287
 288 #ifdef CONFIG_SOC_AU1500
 289 #define MEM_PHYS_ADDR           0x14000000
 290 #define STATIC_MEM_PHYS_ADDR    0x14001000
 291 #define DMA0_PHYS_ADDR          0x14002000
 292 #define DMA1_PHYS_ADDR          0x14002100
 293 #define DMA2_PHYS_ADDR          0x14002200
 294 #define DMA3_PHYS_ADDR          0x14002300
 295 #define DMA4_PHYS_ADDR          0x14002400
 296 #define DMA5_PHYS_ADDR          0x14002500
 297 #define DMA6_PHYS_ADDR          0x14002600
 298 #define DMA7_PHYS_ADDR          0x14002700
 299 #define IC0_PHYS_ADDR           0x10400000
 300 #define IC1_PHYS_ADDR           0x11800000
 301 #define AC97_PHYS_ADDR          0x10000000
 302 #define USBH_PHYS_ADDR          0x10100000
 303 #define USBD_PHYS_ADDR          0x10200000
 304 #define PCI_PHYS_ADDR           0x14005000
 305 #define MAC0_PHYS_ADDR          0x11500000
 306 #define MAC1_PHYS_ADDR          0x11510000
 307 #define MACEN_PHYS_ADDR         0x11520000
 308 #define MACDMA0_PHYS_ADDR       0x14004000
 309 #define MACDMA1_PHYS_ADDR       0x14004200
 310 #define I2S_PHYS_ADDR           0x11000000
 311 #define UART0_PHYS_ADDR         0x11100000
 312 #define UART3_PHYS_ADDR         0x11400000
 313 #define GPIO2_PHYS_ADDR         0x11700000
 314 #define SYS_PHYS_ADDR           0x11900000
 315 #define PCI_MEM_PHYS_ADDR     0x400000000ULL
 316 #define PCI_IO_PHYS_ADDR      0x500000000ULL
 317 #define PCI_CONFIG0_PHYS_ADDR 0x600000000ULL
 318 #define PCI_CONFIG1_PHYS_ADDR 0x680000000ULL
 319 #define PCMCIA_IO_PHYS_ADDR   0xF00000000ULL
 320 #define PCMCIA_ATTR_PHYS_ADDR 0xF40000000ULL
 321 #define PCMCIA_MEM_PHYS_ADDR  0xF80000000ULL
 322 #endif
 323
 324 /********************************************************************/
 325
 326 #ifdef CONFIG_SOC_AU1100
 327 #define MEM_PHYS_ADDR           0x14000000
 328 #define STATIC_MEM_PHYS_ADDR    0x14001000
 329 #define DMA0_PHYS_ADDR          0x14002000
 330 #define DMA1_PHYS_ADDR          0x14002100
 331 #define DMA2_PHYS_ADDR          0x14002200
 332 #define DMA3_PHYS_ADDR          0x14002300
 333 #define DMA4_PHYS_ADDR          0x14002400
 334 #define DMA5_PHYS_ADDR          0x14002500
 335 #define DMA6_PHYS_ADDR          0x14002600
 336 #define DMA7_PHYS_ADDR          0x14002700
 337 #define IC0_PHYS_ADDR           0x10400000
 338 #define SD0_PHYS_ADDR           0x10600000
 339 #define SD1_PHYS_ADDR           0x10680000
 340 #define IC1_PHYS_ADDR           0x11800000
 341 #define AC97_PHYS_ADDR          0x10000000
 342 #define USBH_PHYS_ADDR          0x10100000
 343 #define USBD_PHYS_ADDR          0x10200000
 344 #define IRDA_PHYS_ADDR          0x10300000
 345 #define MAC0_PHYS_ADDR          0x10500000
 346 #define MACEN_PHYS_ADDR         0x10520000
 347 #define MACDMA0_PHYS_ADDR       0x14004000
 348 #define MACDMA1_PHYS_ADDR       0x14004200
 349 #define I2S_PHYS_ADDR           0x11000000
 350 #define UART0_PHYS_ADDR         0x11100000
 351 #define UART1_PHYS_ADDR         0x11200000
 352 #define UART3_PHYS_ADDR         0x11400000
 353 #define SSI0_PHYS_ADDR          0x11600000
 354 #define SSI1_PHYS_ADDR          0x11680000
 355 #define GPIO2_PHYS_ADDR         0x11700000
 356 #define SYS_PHYS_ADDR           0x11900000
 357 #define LCD_PHYS_ADDR           0x15000000
 358 #define PCMCIA_IO_PHYS_ADDR   0xF00000000ULL
 359 #define PCMCIA_ATTR_PHYS_ADDR 0xF40000000ULL
 360 #define PCMCIA_MEM_PHYS_ADDR  0xF80000000ULL
 361 #endif
 362
 363 /***********************************************************************/
 364
 365 #ifdef CONFIG_SOC_AU1550
 366 #define MEM_PHYS_ADDR           0x14000000
 367 #define STATIC_MEM_PHYS_ADDR    0x14001000
 368 #define IC0_PHYS_ADDR           0x10400000
 369 #define IC1_PHYS_ADDR           0x11800000
 370 #define USBH_PHYS_ADDR          0x14020000
 371 #define USBD_PHYS_ADDR          0x10200000
 372 #define PCI_PHYS_ADDR           0x14005000
 373 #define MAC0_PHYS_ADDR          0x10500000
 374 #define MAC1_PHYS_ADDR          0x10510000
 375 #define MACEN_PHYS_ADDR         0x10520000
 376 #define MACDMA0_PHYS_ADDR       0x14004000
 377 #define MACDMA1_PHYS_ADDR       0x14004200
 378 #define UART0_PHYS_ADDR         0x11100000
 379 #define UART1_PHYS_ADDR         0x11200000
 380 #define UART3_PHYS_ADDR         0x11400000
 381 #define GPIO2_PHYS_ADDR         0x11700000
 382 #define SYS_PHYS_ADDR           0x11900000
 383 #define DDMA_PHYS_ADDR          0x14002000
 384 #define PE_PHYS_ADDR            0x14008000
 385 #define PSC0_PHYS_ADDR          0x11A00000
 386 #define PSC1_PHYS_ADDR          0x11B00000
 387 #define PSC2_PHYS_ADDR          0x10A00000
 388 #define PSC3_PHYS_ADDR          0x10B00000
 389 #define PCI_MEM_PHYS_ADDR     0x400000000ULL
 390 #define PCI_IO_PHYS_ADDR      0x500000000ULL
 391 #define PCI_CONFIG0_PHYS_ADDR 0x600000000ULL
 392 #define PCI_CONFIG1_PHYS_ADDR 0x680000000ULL
 393 #define PCMCIA_IO_PHYS_ADDR   0xF00000000ULL
 394 #define PCMCIA_ATTR_PHYS_ADDR 0xF40000000ULL
 395 #define PCMCIA_MEM_PHYS_ADDR  0xF80000000ULL
 396 #endif
 397
 398 /***********************************************************************/
 399
 400 #ifdef CONFIG_SOC_AU1200
 401 #define MEM_PHYS_ADDR           0x14000000
 402 #define STATIC_MEM_PHYS_ADDR    0x14001000
 403 #define AES_PHYS_ADDR           0x10300000
 404 #define CIM_PHYS_ADDR           0x14004000
 405 #define IC0_PHYS_ADDR           0x10400000
 406 #define IC1_PHYS_ADDR           0x11800000
 407 #define USBM_PHYS_ADDR          0x14020000
 408 #define USBH_PHYS_ADDR          0x14020100
 409 #define UART0_PHYS_ADDR         0x11100000
 410 #define UART1_PHYS_ADDR         0x11200000
 411 #define GPIO2_PHYS_ADDR         0x11700000
 412 #define SYS_PHYS_ADDR           0x11900000
 413 #define DDMA_PHYS_ADDR          0x14002000
 414 #define PSC0_PHYS_ADDR          0x11A00000
 415 #define PSC1_PHYS_ADDR          0x11B00000
 416 #define SD0_PHYS_ADDR           0x10600000
 417 #define SD1_PHYS_ADDR           0x10680000
 418 #define LCD_PHYS_ADDR           0x15000000
 419 #define SWCNT_PHYS_ADDR         0x1110010C
 420 #define MAEFE_PHYS_ADDR         0x14012000
 421 #define MAEBE_PHYS_ADDR         0x14010000
 422 #define PCMCIA_IO_PHYS_ADDR   0xF00000000ULL
 423 #define PCMCIA_ATTR_PHYS_ADDR 0xF40000000ULL
 424 #define PCMCIA_MEM_PHYS_ADDR  0xF80000000ULL
 425 #endif
 426
 427
 428 /* Static Bus Controller */
 429 #define MEM_STCFG0                 0xB4001000
 430 #define MEM_STTIME0                0xB4001004
 431 #define MEM_STADDR0                0xB4001008
 432
 433 #define MEM_STCFG1                 0xB4001010
 434 #define MEM_STTIME1                0xB4001014
 435 #define MEM_STADDR1                0xB4001018
 436
 437 #define MEM_STCFG2                 0xB4001020
 438 #define MEM_STTIME2                0xB4001024
 439 #define MEM_STADDR2                0xB4001028
 440
 441 #define MEM_STCFG3                 0xB4001030
 442 #define MEM_STTIME3                0xB4001034
 443 #define MEM_STADDR3                0xB4001038
 444
 445 #if defined(CONFIG_SOC_AU1550) || defined(CONFIG_SOC_AU1200)
 446 #define MEM_STNDCTL                0xB4001100
 447 #define MEM_STSTAT                 0xB4001104
 448
 449 #define MEM_STNAND_CMD                  (0x0)
 450 #define MEM_STNAND_ADDR                 (0x4)
 451 #define MEM_STNAND_DATA                (0x20)
 452 #endif
 453
 454 /* Interrupt Controller 0 */
 455 #define IC0_CFG0RD                 0xB0400040
 456 #define IC0_CFG0SET                0xB0400040
 457 #define IC0_CFG0CLR                0xB0400044
 458
 459 #define IC0_CFG1RD                 0xB0400048
 460 #define IC0_CFG1SET                0xB0400048
 461 #define IC0_CFG1CLR                0xB040004C
 462
 463 #define IC0_CFG2RD                 0xB0400050
 464 #define IC0_CFG2SET                0xB0400050
 465 #define IC0_CFG2CLR                0xB0400054
 466
 467 #define IC0_REQ0INT                0xB0400054
 468 #define IC0_SRCRD                  0xB0400058
 469 #define IC0_SRCSET                 0xB0400058
 470 #define IC0_SRCCLR                 0xB040005C
 471 #define IC0_REQ1INT                0xB040005C
 472
 473 #define IC0_ASSIGNRD               0xB0400060
 474 #define IC0_ASSIGNSET              0xB0400060
 475 #define IC0_ASSIGNCLR              0xB0400064
 476
 477 #define IC0_WAKERD                 0xB0400068
 478 #define IC0_WAKESET                0xB0400068
 479 #define IC0_WAKECLR                0xB040006C
 480
 481 #define IC0_MASKRD                 0xB0400070
 482 #define IC0_MASKSET                0xB0400070
 483 #define IC0_MASKCLR                0xB0400074
 484
 485 #define IC0_RISINGRD               0xB0400078
 486 #define IC0_RISINGCLR              0xB0400078
 487 #define IC0_FALLINGRD              0xB040007C
 488 #define IC0_FALLINGCLR             0xB040007C
 489
 490 #define IC0_TESTBIT                0xB0400080
 491
 492 /* Interrupt Controller 1 */
 493 #define IC1_CFG0RD                 0xB1800040
 494 #define IC1_CFG0SET                0xB1800040
 495 #define IC1_CFG0CLR                0xB1800044
 496
 497 #define IC1_CFG1RD                 0xB1800048
 498 #define IC1_CFG1SET                0xB1800048
 499 #define IC1_CFG1CLR                0xB180004C
 500
 501 #define IC1_CFG2RD                 0xB1800050
 502 #define IC1_CFG2SET                0xB1800050
 503 #define IC1_CFG2CLR                0xB1800054
 504
 505 #define IC1_REQ0INT                0xB1800054
 506 #define IC1_SRCRD                  0xB1800058
 507 #define IC1_SRCSET                 0xB1800058
 508 #define IC1_SRCCLR                 0xB180005C
 509 #define IC1_REQ1INT                0xB180005C
 510
 511 #define IC1_ASSIGNRD               0xB1800060
 512 #define IC1_ASSIGNSET              0xB1800060
 513 #define IC1_ASSIGNCLR              0xB1800064
 514
 515 #define IC1_WAKERD                 0xB1800068
 516 #define IC1_WAKESET                0xB1800068
 517 #define IC1_WAKECLR                0xB180006C
 518
 519 #define IC1_MASKRD                 0xB1800070
 520 #define IC1_MASKSET                0xB1800070
 521 #define IC1_MASKCLR                0xB1800074
 522
 523 #define IC1_RISINGRD               0xB1800078
 524 #define IC1_RISINGCLR              0xB1800078
 525 #define IC1_FALLINGRD              0xB180007C
 526 #define IC1_FALLINGCLR             0xB180007C
 527
 528 #define IC1_TESTBIT                0xB1800080
 529
 530 /* Interrupt Configuration Modes */
 531 #define INTC_INT_DISABLED                0
 532 #define INTC_INT_RISE_EDGE             0x1
 533 #define INTC_INT_FALL_EDGE             0x2
 534 #define INTC_INT_RISE_AND_FALL_EDGE    0x3
 535 #define INTC_INT_HIGH_LEVEL            0x5
 536 #define INTC_INT_LOW_LEVEL             0x6
 537 #define INTC_INT_HIGH_AND_LOW_LEVEL    0x7
 538
 539 /* Interrupt Numbers */
 540 /* Au1000 */
 541 #ifdef CONFIG_SOC_AU1000
 542 #define AU1000_UART0_INT          0
 543 #define AU1000_UART1_INT          1 /* au1000 */
 544 #define AU1000_UART2_INT          2 /* au1000 */
 545 #define AU1000_UART3_INT          3
 546 #define AU1000_SSI0_INT           4 /* au1000 */
 547 #define AU1000_SSI1_INT           5 /* au1000 */
 548 #define AU1000_DMA_INT_BASE       6
 549 #define AU1000_TOY_INT            14
 550 #define AU1000_TOY_MATCH0_INT     15
 551 #define AU1000_TOY_MATCH1_INT     16
 552 #define AU1000_TOY_MATCH2_INT     17
 553 #define AU1000_RTC_INT            18
 554 #define AU1000_RTC_MATCH0_INT     19
 555 #define AU1000_RTC_MATCH1_INT     20
 556 #define AU1000_RTC_MATCH2_INT     21
 557 #define AU1000_IRDA_TX_INT        22 /* au1000 */
 558 #define AU1000_IRDA_RX_INT        23 /* au1000 */
 559 #define AU1000_USB_DEV_REQ_INT    24
 560 #define AU1000_USB_DEV_SUS_INT    25
 561 #define AU1000_USB_HOST_INT       26
 562 #define AU1000_ACSYNC_INT         27
 563 #define AU1000_MAC0_DMA_INT       28
 564 #define AU1000_MAC1_DMA_INT       29
 565 #define AU1000_I2S_UO_INT         30 /* au1000 */
 566 #define AU1000_AC97C_INT          31
 567 #define AU1000_GPIO_0             32
 568 #define AU1000_GPIO_1             33
 569 #define AU1000_GPIO_2             34
 570 #define AU1000_GPIO_3             35
 571 #define AU1000_GPIO_4             36
 572 #define AU1000_GPIO_5             37
 573 #define AU1000_GPIO_6             38
 574 #define AU1000_GPIO_7             39
 575 #define AU1000_GPIO_8             40
 576 #define AU1000_GPIO_9             41
 577 #define AU1000_GPIO_10            42
 578 #define AU1000_GPIO_11            43
 579 #define AU1000_GPIO_12            44
 580 #define AU1000_GPIO_13            45
 581 #define AU1000_GPIO_14            46
 582 #define AU1000_GPIO_15            47
 583 #define AU1000_GPIO_16            48
 584 #define AU1000_GPIO_17            49
 585 #define AU1000_GPIO_18            50
 586 #define AU1000_GPIO_19            51
 587 #define AU1000_GPIO_20            52
 588 #define AU1000_GPIO_21            53
 589 #define AU1000_GPIO_22            54
 590 #define AU1000_GPIO_23            55
 591 #define AU1000_GPIO_24            56
 592 #define AU1000_GPIO_25            57
 593 #define AU1000_GPIO_26            58
 594 #define AU1000_GPIO_27            59
 595 #define AU1000_GPIO_28            60
 596 #define AU1000_GPIO_29            61
 597 #define AU1000_GPIO_30            62
 598 #define AU1000_GPIO_31            63
 599
 600 #define UART0_ADDR                0xB1100000
 601 #define UART1_ADDR                0xB1200000
 602 #define UART2_ADDR                0xB1300000
 603 #define UART3_ADDR                0xB1400000
 604
 605 #define USB_OHCI_BASE             0x10100000 // phys addr for ioremap
 606 #define USB_HOST_CONFIG           0xB017fffc
 607
 608 #define AU1000_ETH0_BASE      0xB0500000
 609 #define AU1000_ETH1_BASE      0xB0510000
 610 #define AU1000_MAC0_ENABLE       0xB0520000
 611 #define AU1000_MAC1_ENABLE       0xB0520004
 612 #define NUM_ETH_INTERFACES 2
 613 #endif /* CONFIG_SOC_AU1000 */
 614
 615 /* Au1500 */
 616 #ifdef CONFIG_SOC_AU1500
 617 #define AU1500_UART0_INT          0
 618 #define AU1000_PCI_INTA           1 /* au1500 */
 619 #define AU1000_PCI_INTB           2 /* au1500 */
 620 #define AU1500_UART3_INT          3
 621 #define AU1000_PCI_INTC           4 /* au1500 */
 622 #define AU1000_PCI_INTD           5 /* au1500 */
 623 #define AU1000_DMA_INT_BASE       6
 624 #define AU1000_TOY_INT            14
 625 #define AU1000_TOY_MATCH0_INT     15
 626 #define AU1000_TOY_MATCH1_INT     16
 627 #define AU1000_TOY_MATCH2_INT     17
 628 #define AU1000_RTC_INT            18
 629 #define AU1000_RTC_MATCH0_INT     19
 630 #define AU1000_RTC_MATCH1_INT     20
 631 #define AU1000_RTC_MATCH2_INT     21
 632 #define AU1500_PCI_ERR_INT        22
 633 #define AU1000_USB_DEV_REQ_INT    24
 634 #define AU1000_USB_DEV_SUS_INT    25
 635 #define AU1000_USB_HOST_INT       26
 636 #define AU1000_ACSYNC_INT         27
 637 #define AU1500_MAC0_DMA_INT       28
 638 #define AU1500_MAC1_DMA_INT       29
 639 #define AU1000_AC97C_INT          31
 640 #define AU1000_GPIO_0             32
 641 #define AU1000_GPIO_1             33
 642 #define AU1000_GPIO_2             34
 643 #define AU1000_GPIO_3             35
 644 #define AU1000_GPIO_4             36
 645 #define AU1000_GPIO_5             37
 646 #define AU1000_GPIO_6             38
 647 #define AU1000_GPIO_7             39
 648 #define AU1000_GPIO_8             40
 649 #define AU1000_GPIO_9             41
 650 #define AU1000_GPIO_10            42
 651 #define AU1000_GPIO_11            43
 652 #define AU1000_GPIO_12            44
 653 #define AU1000_GPIO_13            45
 654 #define AU1000_GPIO_14            46
 655 #define AU1000_GPIO_15            47
 656 #define AU1500_GPIO_200           48
 657 #define AU1500_GPIO_201           49
 658 #define AU1500_GPIO_202           50
 659 #define AU1500_GPIO_203           51
 660 #define AU1500_GPIO_20            52
 661 #define AU1500_GPIO_204           53
 662 #define AU1500_GPIO_205           54
 663 #define AU1500_GPIO_23            55
 664 #define AU1500_GPIO_24            56
 665 #define AU1500_GPIO_25            57
 666 #define AU1500_GPIO_26            58
 667 #define AU1500_GPIO_27            59
 668 #define AU1500_GPIO_28            60
 669 #define AU1500_GPIO_206           61
 670 #define AU1500_GPIO_207           62
 671 #define AU1500_GPIO_208_215       63
 672
 673 /* shortcuts */
 674 #define INTA AU1000_PCI_INTA
 675 #define INTB AU1000_PCI_INTB
 676 #define INTC AU1000_PCI_INTC
 677 #define INTD AU1000_PCI_INTD
 678
 679 #define UART0_ADDR                0xB1100000
 680 #define UART3_ADDR                0xB1400000
 681
 682 #define USB_OHCI_BASE             0x10100000 // phys addr for ioremap
 683 #define USB_HOST_CONFIG           0xB017fffc
 684
 685 #define AU1500_ETH0_BASE          0xB1500000
 686 #define AU1500_ETH1_BASE          0xB1510000
 687 #define AU1500_MAC0_ENABLE       0xB1520000
 688 #define AU1500_MAC1_ENABLE       0xB1520004
 689 #define NUM_ETH_INTERFACES 2
 690 #endif /* CONFIG_SOC_AU1500 */
 691
 692 /* Au1100 */
 693 #ifdef CONFIG_SOC_AU1100
 694 #define AU1100_UART0_INT          0
 695 #define AU1100_UART1_INT          1
 696 #define AU1100_SD_INT             2
 697 #define AU1100_UART3_INT          3
 698 #define AU1000_SSI0_INT           4
 699 #define AU1000_SSI1_INT           5
 700 #define AU1000_DMA_INT_BASE       6
 701 #define AU1000_TOY_INT            14
 702 #define AU1000_TOY_MATCH0_INT     15
 703 #define AU1000_TOY_MATCH1_INT     16
 704 #define AU1000_TOY_MATCH2_INT     17
 705 #define AU1000_RTC_INT            18
 706 #define AU1000_RTC_MATCH0_INT     19
 707 #define AU1000_RTC_MATCH1_INT     20
 708 #define AU1000_RTC_MATCH2_INT     21
 709 #define AU1000_IRDA_TX_INT        22
 710 #define AU1000_IRDA_RX_INT        23
 711 #define AU1000_USB_DEV_REQ_INT    24
 712 #define AU1000_USB_DEV_SUS_INT    25
 713 #define AU1000_USB_HOST_INT       26
 714 #define AU1000_ACSYNC_INT         27
 715 #define AU1100_MAC0_DMA_INT       28
 716 #define AU1100_GPIO_208_215     29
 717 #define AU1100_LCD_INT            30
 718 #define AU1000_AC97C_INT          31
 719 #define AU1000_GPIO_0             32
 720 #define AU1000_GPIO_1             33
 721 #define AU1000_GPIO_2             34
 722 #define AU1000_GPIO_3             35
 723 #define AU1000_GPIO_4             36
 724 #define AU1000_GPIO_5             37
 725 #define AU1000_GPIO_6             38
 726 #define AU1000_GPIO_7             39
 727 #define AU1000_GPIO_8             40
 728 #define AU1000_GPIO_9             41
 729 #define AU1000_GPIO_10            42
 730 #define AU1000_GPIO_11            43
 731 #define AU1000_GPIO_12            44
 732 #define AU1000_GPIO_13            45
 733 #define AU1000_GPIO_14            46
 734 #define AU1000_GPIO_15            47
 735 #define AU1000_GPIO_16            48
 736 #define AU1000_GPIO_17            49
 737 #define AU1000_GPIO_18            50
 738 #define AU1000_GPIO_19            51
 739 #define AU1000_GPIO_20            52
 740 #define AU1000_GPIO_21            53
 741 #define AU1000_GPIO_22            54
 742 #define AU1000_GPIO_23            55
 743 #define AU1000_GPIO_24            56
 744 #define AU1000_GPIO_25            57
 745 #define AU1000_GPIO_26            58
 746 #define AU1000_GPIO_27            59
 747 #define AU1000_GPIO_28            60
 748 #define AU1000_GPIO_29            61
 749 #define AU1000_GPIO_30            62
 750 #define AU1000_GPIO_31            63
 751
 752 #define UART0_ADDR                0xB1100000
 753 #define UART1_ADDR                0xB1200000
 754 #define UART3_ADDR                0xB1400000
 755
 756 #define USB_OHCI_BASE             0x10100000 // phys addr for ioremap
 757 #define USB_HOST_CONFIG           0xB017fffc
 758
 759 #define AU1100_ETH0_BASE          0xB0500000
 760 #define AU1100_MAC0_ENABLE       0xB0520000
 761 #define NUM_ETH_INTERFACES 1
 762 #endif /* CONFIG_SOC_AU1100 */
 763
 764 #ifdef CONFIG_SOC_AU1550
 765 #define AU1550_UART0_INT          0
 766 #define AU1550_PCI_INTA           1
 767 #define AU1550_PCI_INTB           2
 768 #define AU1550_DDMA_INT           3
 769 #define AU1550_CRYPTO_INT         4
 770 #define AU1550_PCI_INTC           5
 771 #define AU1550_PCI_INTD           6
 772 #define AU1550_PCI_RST_INT        7
 773 #define AU1550_UART1_INT          8
 774 #define AU1550_UART3_INT          9
 775 #define AU1550_PSC0_INT           10
 776 #define AU1550_PSC1_INT           11
 777 #define AU1550_PSC2_INT           12
 778 #define AU1550_PSC3_INT           13
 779 #define AU1000_TOY_INT                    14
 780 #define AU1000_TOY_MATCH0_INT     15
 781 #define AU1000_TOY_MATCH1_INT     16
 782 #define AU1000_TOY_MATCH2_INT     17
 783 #define AU1000_RTC_INT            18
 784 #define AU1000_RTC_MATCH0_INT     19
 785 #define AU1000_RTC_MATCH1_INT     20
 786 #define AU1000_RTC_MATCH2_INT     21
 787 #define AU1550_NAND_INT           23
 788 #define AU1550_USB_DEV_REQ_INT    24
 789 #define AU1550_USB_DEV_SUS_INT    25
 790 #define AU1550_USB_HOST_INT       26
 791 #define AU1000_USB_DEV_REQ_INT    AU1550_USB_DEV_REQ_INT
 792 #define AU1000_USB_DEV_SUS_INT    AU1550_USB_DEV_SUS_INT
 793 #define AU1000_USB_HOST_INT       AU1550_USB_HOST_INT
 794 #define AU1550_MAC0_DMA_INT       27
 795 #define AU1550_MAC1_DMA_INT       28
 796 #define AU1000_GPIO_0             32
 797 #define AU1000_GPIO_1             33
 798 #define AU1000_GPIO_2             34
 799 #define AU1000_GPIO_3             35
 800 #define AU1000_GPIO_4             36
 801 #define AU1000_GPIO_5             37
 802 #define AU1000_GPIO_6             38
 803 #define AU1000_GPIO_7             39
 804 #define AU1000_GPIO_8             40
 805 #define AU1000_GPIO_9             41
 806 #define AU1000_GPIO_10            42
 807 #define AU1000_GPIO_11            43
 808 #define AU1000_GPIO_12            44
 809 #define AU1000_GPIO_13            45
 810 #define AU1000_GPIO_14            46
 811 #define AU1000_GPIO_15            47
 812 #define AU1550_GPIO_200           48
 813 #define AU1500_GPIO_201_205       49    // Logical or of GPIO201:205
 814 #define AU1500_GPIO_16            50
 815 #define AU1500_GPIO_17            51
 816 #define AU1500_GPIO_20            52
 817 #define AU1500_GPIO_21            53
 818 #define AU1500_GPIO_22            54
 819 #define AU1500_GPIO_23            55
 820 #define AU1500_GPIO_24            56
 821 #define AU1500_GPIO_25            57
 822 #define AU1500_GPIO_26            58
 823 #define AU1500_GPIO_27            59
 824 #define AU1500_GPIO_28            60
 825 #define AU1500_GPIO_206           61
 826 #define AU1500_GPIO_207           62
 827 #define AU1500_GPIO_208_218       63    // Logical or of GPIO208:218
 828
 829 /* shortcuts */
 830 #define INTA AU1550_PCI_INTA
 831 #define INTB AU1550_PCI_INTB
 832 #define INTC AU1550_PCI_INTC
 833 #define INTD AU1550_PCI_INTD
 834
 835 #define UART0_ADDR                0xB1100000
 836 #define UART1_ADDR                0xB1200000
 837 #define UART3_ADDR                0xB1400000
 838
 839 #define USB_OHCI_BASE             0x14020000 // phys addr for ioremap
 840 #define USB_OHCI_LEN              0x00060000
 841 #define USB_HOST_CONFIG           0xB4027ffc
 842
 843 #define AU1550_ETH0_BASE      0xB0500000
 844 #define AU1550_ETH1_BASE      0xB0510000
 845 #define AU1550_MAC0_ENABLE       0xB0520000
 846 #define AU1550_MAC1_ENABLE       0xB0520004
 847 #define NUM_ETH_INTERFACES 2
 848 #endif /* CONFIG_SOC_AU1550 */
 849
 850 #ifdef CONFIG_SOC_AU1200
 851 #define AU1200_UART0_INT          0
 852 #define AU1200_SWT_INT            1
 853 #define AU1200_SD_INT             2
 854 #define AU1200_DDMA_INT           3
 855 #define AU1200_MAE_BE_INT         4
 856 #define AU1200_GPIO_200           5
 857 #define AU1200_GPIO_201           6
 858 #define AU1200_GPIO_202           7
 859 #define AU1200_UART1_INT          8
 860 #define AU1200_MAE_FE_INT         9
 861 #define AU1200_PSC0_INT           10
 862 #define AU1200_PSC1_INT           11
 863 #define AU1200_AES_INT            12
 864 #define AU1200_CAMERA_INT         13
 865 #define AU1000_TOY_INT                    14
 866 #define AU1000_TOY_MATCH0_INT     15
 867 #define AU1000_TOY_MATCH1_INT     16
 868 #define AU1000_TOY_MATCH2_INT     17
 869 #define AU1000_RTC_INT            18
 870 #define AU1000_RTC_MATCH0_INT     19
 871 #define AU1000_RTC_MATCH1_INT     20
 872 #define AU1000_RTC_MATCH2_INT     21
 873 #define AU1200_NAND_INT           23
 874 #define AU1200_GPIO_204           24
 875 #define AU1200_GPIO_205           25
 876 #define AU1200_GPIO_206           26
 877 #define AU1200_GPIO_207           27
 878 #define AU1200_GPIO_208_215       28 // Logical OR of 208:215
 879 #define AU1200_USB_INT            29
 880 #define AU1000_USB_HOST_INT               AU1200_USB_INT
 881 #define AU1200_LCD_INT            30
 882 #define AU1200_MAE_BOTH_INT       31
 883 #define AU1000_GPIO_0             32
 884 #define AU1000_GPIO_1             33
 885 #define AU1000_GPIO_2             34
 886 #define AU1000_GPIO_3             35
 887 #define AU1000_GPIO_4             36
 888 #define AU1000_GPIO_5             37
 889 #define AU1000_GPIO_6             38
 890 #define AU1000_GPIO_7             39
 891 #define AU1000_GPIO_8             40
 892 #define AU1000_GPIO_9             41
 893 #define AU1000_GPIO_10            42
 894 #define AU1000_GPIO_11            43
 895 #define AU1000_GPIO_12            44
 896 #define AU1000_GPIO_13            45
 897 #define AU1000_GPIO_14            46
 898 #define AU1000_GPIO_15            47
 899 #define AU1000_GPIO_16            48
 900 #define AU1000_GPIO_17            49
 901 #define AU1000_GPIO_18            50
 902 #define AU1000_GPIO_19            51
 903 #define AU1000_GPIO_20            52
 904 #define AU1000_GPIO_21            53
 905 #define AU1000_GPIO_22            54
 906 #define AU1000_GPIO_23            55
 907 #define AU1000_GPIO_24            56
 908 #define AU1000_GPIO_25            57
 909 #define AU1000_GPIO_26            58
 910 #define AU1000_GPIO_27            59
 911 #define AU1000_GPIO_28            60
 912 #define AU1000_GPIO_29            61
 913 #define AU1000_GPIO_30            62
 914 #define AU1000_GPIO_31            63
 915
 916 #define UART0_ADDR                0xB1100000
 917 #define UART1_ADDR                0xB1200000
 918
 919 #define USB_UOC_BASE              0x14020020
 920 #define USB_UOC_LEN               0x20
 921 #define USB_OHCI_BASE             0x14020100
 922 #define USB_OHCI_LEN              0x100
 923 #define USB_EHCI_BASE             0x14020200
 924 #define USB_EHCI_LEN              0x100
 925 #define USB_UDC_BASE              0x14022000
 926 #define USB_UDC_LEN               0x2000
 927 #define USB_MSR_BASE                      0xB4020000
 928 #define USB_MSR_MCFG              4
 929 #define USBMSRMCFG_OMEMEN         0
 930 #define USBMSRMCFG_OBMEN          1
 931 #define USBMSRMCFG_EMEMEN         2
 932 #define USBMSRMCFG_EBMEN          3
 933 #define USBMSRMCFG_DMEMEN         4
 934 #define USBMSRMCFG_DBMEN          5
 935 #define USBMSRMCFG_GMEMEN         6
 936 #define USBMSRMCFG_OHCCLKEN       16
 937 #define USBMSRMCFG_EHCCLKEN       17
 938 #define USBMSRMCFG_UDCCLKEN       18
 939 #define USBMSRMCFG_PHYPLLEN       19
 940 #define USBMSRMCFG_RDCOMB         30
 941 #define USBMSRMCFG_PFEN           31
 942
 943 #endif /* CONFIG_SOC_AU1200 */
 944
 945 #define AU1000_LAST_INTC0_INT     31
 946 #define AU1000_LAST_INTC1_INT     63
 947 #define AU1000_MAX_INTR           63
 948 #define INTX                    0xFF /* not valid */
 949
 950 /* Programmable Counters 0 and 1 */
 951 #define SYS_BASE                   0xB1900000
 952 #define SYS_COUNTER_CNTRL          (SYS_BASE + 0x14)
 953   #define SYS_CNTRL_E1S            (1<<23)
 954   #define SYS_CNTRL_T1S            (1<<20)
 955   #define SYS_CNTRL_M21            (1<<19)
 956   #define SYS_CNTRL_M11            (1<<18)
 957   #define SYS_CNTRL_M01            (1<<17)
 958   #define SYS_CNTRL_C1S            (1<<16)
 959   #define SYS_CNTRL_BP             (1<<14)
 960   #define SYS_CNTRL_EN1            (1<<13)
 961   #define SYS_CNTRL_BT1            (1<<12)
 962   #define SYS_CNTRL_EN0            (1<<11)
 963   #define SYS_CNTRL_BT0            (1<<10)
 964   #define SYS_CNTRL_E0             (1<<8)
 965   #define SYS_CNTRL_E0S            (1<<7)
 966   #define SYS_CNTRL_32S            (1<<5)
 967   #define SYS_CNTRL_T0S            (1<<4)
 968   #define SYS_CNTRL_M20            (1<<3)
 969   #define SYS_CNTRL_M10            (1<<2)
 970   #define SYS_CNTRL_M00            (1<<1)
 971   #define SYS_CNTRL_C0S            (1<<0)
 972
 973 /* Programmable Counter 0 Registers */
 974 #define SYS_TOYTRIM                 (SYS_BASE + 0)
 975 #define SYS_TOYWRITE                (SYS_BASE + 4)
 976 #define SYS_TOYMATCH0               (SYS_BASE + 8)
 977 #define SYS_TOYMATCH1               (SYS_BASE + 0xC)
 978 #define SYS_TOYMATCH2               (SYS_BASE + 0x10)
 979 #define SYS_TOYREAD                 (SYS_BASE + 0x40)
 980
 981 /* Programmable Counter 1 Registers */
 982 #define SYS_RTCTRIM                 (SYS_BASE + 0x44)
 983 #define SYS_RTCWRITE                (SYS_BASE + 0x48)
 984 #define SYS_RTCMATCH0               (SYS_BASE + 0x4C)
 985 #define SYS_RTCMATCH1               (SYS_BASE + 0x50)
 986 #define SYS_RTCMATCH2               (SYS_BASE + 0x54)
 987 #define SYS_RTCREAD                 (SYS_BASE + 0x58)
 988
 989 /* I2S Controller */
 990 #define I2S_DATA                    0xB1000000
 991   #define I2S_DATA_MASK        (0xffffff)
 992 #define I2S_CONFIG                0xB1000004
 993   #define I2S_CONFIG_XU        (1<<25)
 994   #define I2S_CONFIG_XO        (1<<24)
 995   #define I2S_CONFIG_RU        (1<<23)
 996   #define I2S_CONFIG_RO        (1<<22)
 997   #define I2S_CONFIG_TR        (1<<21)
 998   #define I2S_CONFIG_TE        (1<<20)
 999   #define I2S_CONFIG_TF        (1<<19)
1000   #define I2S_CONFIG_RR        (1<<18)
1001   #define I2S_CONFIG_RE        (1<<17)
1002   #define I2S_CONFIG_RF        (1<<16)
1003   #define I2S_CONFIG_PD        (1<<11)
1004   #define I2S_CONFIG_LB        (1<<10)
1005   #define I2S_CONFIG_IC        (1<<9)
1006   #define I2S_CONFIG_FM_BIT    7
1007   #define I2S_CONFIG_FM_MASK     (0x3 << I2S_CONFIG_FM_BIT)
1008     #define I2S_CONFIG_FM_I2S    (0x0 << I2S_CONFIG_FM_BIT)
1009     #define I2S_CONFIG_FM_LJ     (0x1 << I2S_CONFIG_FM_BIT)
1010     #define I2S_CONFIG_FM_RJ     (0x2 << I2S_CONFIG_FM_BIT)
1011   #define I2S_CONFIG_TN        (1<<6)
1012   #define I2S_CONFIG_RN        (1<<5)
1013   #define I2S_CONFIG_SZ_BIT    0
1014   #define I2S_CONFIG_SZ_MASK     (0x1F << I2S_CONFIG_SZ_BIT)
1015
1016 #define I2S_CONTROL                0xB1000008
1017   #define I2S_CONTROL_D         (1<<1)
1018   #define I2S_CONTROL_CE        (1<<0)
1019
1020 /* USB Host Controller */
1021 #ifndef USB_OHCI_LEN
1022 #define USB_OHCI_LEN              0x00100000
1023 #endif
1024
1025 #ifndef CONFIG_SOC_AU1200
1026
1027 /* USB Device Controller */
1028 #define USBD_EP0RD                0xB0200000
1029 #define USBD_EP0WR                0xB0200004
1030 #define USBD_EP2WR                0xB0200008
1031 #define USBD_EP3WR                0xB020000C
1032 #define USBD_EP4RD                0xB0200010
1033 #define USBD_EP5RD                0xB0200014
1034 #define USBD_INTEN                0xB0200018
1035 #define USBD_INTSTAT              0xB020001C
1036   #define USBDEV_INT_SOF       (1<<12)
1037   #define USBDEV_INT_HF_BIT    6
1038   #define USBDEV_INT_HF_MASK   (0x3f << USBDEV_INT_HF_BIT)
1039   #define USBDEV_INT_CMPLT_BIT  0
1040   #define USBDEV_INT_CMPLT_MASK (0x3f << USBDEV_INT_CMPLT_BIT)
1041 #define USBD_CONFIG               0xB0200020
1042 #define USBD_EP0CS                0xB0200024
1043 #define USBD_EP2CS                0xB0200028
1044 #define USBD_EP3CS                0xB020002C
1045 #define USBD_EP4CS                0xB0200030
1046 #define USBD_EP5CS                0xB0200034
1047   #define USBDEV_CS_SU         (1<<14)
1048   #define USBDEV_CS_NAK        (1<<13)
1049   #define USBDEV_CS_ACK        (1<<12)
1050   #define USBDEV_CS_BUSY       (1<<11)
1051   #define USBDEV_CS_TSIZE_BIT  1
1052   #define USBDEV_CS_TSIZE_MASK (0x3ff << USBDEV_CS_TSIZE_BIT)
1053   #define USBDEV_CS_STALL      (1<<0)
1054 #define USBD_EP0RDSTAT            0xB0200040
1055 #define USBD_EP0WRSTAT            0xB0200044
1056 #define USBD_EP2WRSTAT            0xB0200048
1057 #define USBD_EP3WRSTAT            0xB020004C
1058 #define USBD_EP4RDSTAT            0xB0200050
1059 #define USBD_EP5RDSTAT            0xB0200054
1060   #define USBDEV_FSTAT_FLUSH     (1<<6)
1061   #define USBDEV_FSTAT_UF        (1<<5)
1062   #define USBDEV_FSTAT_OF        (1<<4)
1063   #define USBDEV_FSTAT_FCNT_BIT  0
1064   #define USBDEV_FSTAT_FCNT_MASK (0x0f << USBDEV_FSTAT_FCNT_BIT)
1065 #define USBD_ENABLE               0xB0200058
1066   #define USBDEV_ENABLE (1<<1)
1067   #define USBDEV_CE     (1<<0)
1068
1069 #endif /* !CONFIG_SOC_AU1200 */
1070
1071 /* Ethernet Controllers  */
1072
1073 /* 4 byte offsets from AU1000_ETH_BASE */
1074 #define MAC_CONTROL                     0x0
1075   #define MAC_RX_ENABLE               (1<<2)
1076   #define MAC_TX_ENABLE               (1<<3)
1077   #define MAC_DEF_CHECK               (1<<5)
1078   #define MAC_SET_BL(X)       (((X)&0x3)<<6)
1079   #define MAC_AUTO_PAD                (1<<8)
1080   #define MAC_DISABLE_RETRY          (1<<10)
1081   #define MAC_DISABLE_BCAST          (1<<11)
1082   #define MAC_LATE_COL               (1<<12)
1083   #define MAC_HASH_MODE              (1<<13)
1084   #define MAC_HASH_ONLY              (1<<15)
1085   #define MAC_PASS_ALL               (1<<16)
1086   #define MAC_INVERSE_FILTER         (1<<17)
1087   #define MAC_PROMISCUOUS            (1<<18)
1088   #define MAC_PASS_ALL_MULTI         (1<<19)
1089   #define MAC_FULL_DUPLEX            (1<<20)
1090   #define MAC_NORMAL_MODE                 0
1091   #define MAC_INT_LOOPBACK           (1<<21)
1092   #define MAC_EXT_LOOPBACK           (1<<22)
1093   #define MAC_DISABLE_RX_OWN         (1<<23)
1094   #define MAC_BIG_ENDIAN             (1<<30)
1095   #define MAC_RX_ALL                 (1<<31)
1096 #define MAC_ADDRESS_HIGH                0x4
1097 #define MAC_ADDRESS_LOW                 0x8
1098 #define MAC_MCAST_HIGH                  0xC
1099 #define MAC_MCAST_LOW                  0x10
1100 #define MAC_MII_CNTRL                  0x14
1101   #define MAC_MII_BUSY                (1<<0)
1102   #define MAC_MII_READ                     0
1103   #define MAC_MII_WRITE               (1<<1)
1104   #define MAC_SET_MII_SELECT_REG(X)   (((X)&0x1f)<<6)
1105   #define MAC_SET_MII_SELECT_PHY(X)   (((X)&0x1f)<<11)
1106 #define MAC_MII_DATA                   0x18
1107 #define MAC_FLOW_CNTRL                 0x1C
1108   #define MAC_FLOW_CNTRL_BUSY         (1<<0)
1109   #define MAC_FLOW_CNTRL_ENABLE       (1<<1)
1110   #define MAC_PASS_CONTROL            (1<<2)
1111   #define MAC_SET_PAUSE(X)        (((X)&0xffff)<<16)
1112 #define MAC_VLAN1_TAG                  0x20
1113 #define MAC_VLAN2_TAG                  0x24
1114
1115 /* Ethernet Controller Enable */
1116
1117   #define MAC_EN_CLOCK_ENABLE         (1<<0)
1118   #define MAC_EN_RESET0               (1<<1)
1119   #define MAC_EN_TOSS                 (0<<2)
1120   #define MAC_EN_CACHEABLE            (1<<3)
1121   #define MAC_EN_RESET1               (1<<4)
1122   #define MAC_EN_RESET2               (1<<5)
1123   #define MAC_DMA_RESET               (1<<6)
1124
1125 /* Ethernet Controller DMA Channels */
1126
1127 #define MAC0_TX_DMA_ADDR         0xB4004000
1128 #define MAC1_TX_DMA_ADDR         0xB4004200
1129 /* offsets from MAC_TX_RING_ADDR address */
1130 #define MAC_TX_BUFF0_STATUS             0x0
1131   #define TX_FRAME_ABORTED            (1<<0)
1132   #define TX_JAB_TIMEOUT              (1<<1)
1133   #define TX_NO_CARRIER               (1<<2)
1134   #define TX_LOSS_CARRIER             (1<<3)
1135   #define TX_EXC_DEF                  (1<<4)
1136   #define TX_LATE_COLL_ABORT          (1<<5)
1137   #define TX_EXC_COLL                 (1<<6)
1138   #define TX_UNDERRUN                 (1<<7)
1139   #define TX_DEFERRED                 (1<<8)
1140   #define TX_LATE_COLL                (1<<9)
1141   #define TX_COLL_CNT_MASK         (0xF<<10)
1142   #define TX_PKT_RETRY               (1<<31)
1143 #define MAC_TX_BUFF0_ADDR                0x4
1144   #define TX_DMA_ENABLE               (1<<0)
1145   #define TX_T_DONE                   (1<<1)
1146   #define TX_GET_DMA_BUFFER(X)    (((X)>>2)&0x3)
1147 #define MAC_TX_BUFF0_LEN                 0x8
1148 #define MAC_TX_BUFF1_STATUS             0x10
1149 #define MAC_TX_BUFF1_ADDR               0x14
1150 #define MAC_TX_BUFF1_LEN                0x18
1151 #define MAC_TX_BUFF2_STATUS             0x20
1152 #define MAC_TX_BUFF2_ADDR               0x24
1153 #define MAC_TX_BUFF2_LEN                0x28
1154 #define MAC_TX_BUFF3_STATUS             0x30
1155 #define MAC_TX_BUFF3_ADDR               0x34
1156 #define MAC_TX_BUFF3_LEN                0x38
1157
1158 #define MAC0_RX_DMA_ADDR         0xB4004100
1159 #define MAC1_RX_DMA_ADDR         0xB4004300
1160 /* offsets from MAC_RX_RING_ADDR */
1161 #define MAC_RX_BUFF0_STATUS              0x0
1162   #define RX_FRAME_LEN_MASK           0x3fff
1163   #define RX_WDOG_TIMER              (1<<14)
1164   #define RX_RUNT                    (1<<15)
1165   #define RX_OVERLEN                 (1<<16)
1166   #define RX_COLL                    (1<<17)
1167   #define RX_ETHER                   (1<<18)
1168   #define RX_MII_ERROR               (1<<19)
1169   #define RX_DRIBBLING               (1<<20)
1170   #define RX_CRC_ERROR               (1<<21)
1171   #define RX_VLAN1                   (1<<22)
1172   #define RX_VLAN2                   (1<<23)
1173   #define RX_LEN_ERROR               (1<<24)
1174   #define RX_CNTRL_FRAME             (1<<25)
1175   #define RX_U_CNTRL_FRAME           (1<<26)
1176   #define RX_MCAST_FRAME             (1<<27)
1177   #define RX_BCAST_FRAME             (1<<28)
1178   #define RX_FILTER_FAIL             (1<<29)
1179   #define RX_PACKET_FILTER           (1<<30)
1180   #define RX_MISSED_FRAME            (1<<31)
1181
1182   #define RX_ERROR (RX_WDOG_TIMER | RX_RUNT | RX_OVERLEN |  \
1183                     RX_COLL | RX_MII_ERROR | RX_CRC_ERROR | \
1184                     RX_LEN_ERROR | RX_U_CNTRL_FRAME | RX_MISSED_FRAME)
1185 #define MAC_RX_BUFF0_ADDR                0x4
1186   #define RX_DMA_ENABLE               (1<<0)
1187   #define RX_T_DONE                   (1<<1)
1188   #define RX_GET_DMA_BUFFER(X)    (((X)>>2)&0x3)
1189   #define RX_SET_BUFF_ADDR(X)     ((X)&0xffffffc0)
1190 #define MAC_RX_BUFF1_STATUS              0x10
1191 #define MAC_RX_BUFF1_ADDR                0x14
1192 #define MAC_RX_BUFF2_STATUS              0x20
1193 #define MAC_RX_BUFF2_ADDR                0x24
1194 #define MAC_RX_BUFF3_STATUS              0x30
1195 #define MAC_RX_BUFF3_ADDR                0x34
1196
1197
1198 /* UARTS 0-3 */
1199 #define UART_BASE                 UART0_ADDR
1200 #ifdef  CONFIG_SOC_AU1200
1201 #define UART_DEBUG_BASE           UART1_ADDR
1202 #else
1203 #define UART_DEBUG_BASE           UART3_ADDR
1204 #endif
1205
1206 #define UART_RX         0       /* Receive buffer */
1207 #define UART_TX         4       /* Transmit buffer */
1208 #define UART_IER        8       /* Interrupt Enable Register */
1209 #define UART_IIR        0xC     /* Interrupt ID Register */
1210 #define UART_FCR        0x10    /* FIFO Control Register */
1211 #define UART_LCR        0x14    /* Line Control Register */
1212 #define UART_MCR        0x18    /* Modem Control Register */
1213 #define UART_LSR        0x1C    /* Line Status Register */
1214 #define UART_MSR        0x20    /* Modem Status Register */
1215 #define UART_CLK        0x28    /* Baud Rate Clock Divider */
1216 #define UART_MOD_CNTRL  0x100   /* Module Control */
1217
1218 #define UART_FCR_ENABLE_FIFO    0x01 /* Enable the FIFO */
1219 #define UART_FCR_CLEAR_RCVR     0x02 /* Clear the RCVR FIFO */
1220 #define UART_FCR_CLEAR_XMIT     0x04 /* Clear the XMIT FIFO */
1221 #define UART_FCR_DMA_SELECT     0x08 /* For DMA applications */
1222 #define UART_FCR_TRIGGER_MASK   0xF0 /* Mask for the FIFO trigger range */
1223 #define UART_FCR_R_TRIGGER_1    0x00 /* Mask for receive trigger set at 1 */
1224 #define UART_FCR_R_TRIGGER_4    0x40 /* Mask for receive trigger set at 4 */
1225 #define UART_FCR_R_TRIGGER_8    0x80 /* Mask for receive trigger set at 8 */
1226 #define UART_FCR_R_TRIGGER_14   0xA0 /* Mask for receive trigger set at 14 */
1227 #define UART_FCR_T_TRIGGER_0    0x00 /* Mask for transmit trigger set at 0 */
1228 #define UART_FCR_T_TRIGGER_4    0x10 /* Mask for transmit trigger set at 4 */
1229 #define UART_FCR_T_TRIGGER_8    0x20 /* Mask for transmit trigger set at 8 */
1230 #define UART_FCR_T_TRIGGER_12   0x30 /* Mask for transmit trigger set at 12 */
1231
1232 /*
1233  * These are the definitions for the Line Control Register
1234  */
1235 #define UART_LCR_SBC    0x40    /* Set break control */
1236 #define UART_LCR_SPAR   0x20    /* Stick parity (?) */
1237 #define UART_LCR_EPAR   0x10    /* Even parity select */
1238 #define UART_LCR_PARITY 0x08    /* Parity Enable */
1239 #define UART_LCR_STOP   0x04    /* Stop bits: 0=1 stop bit, 1= 2 stop bits */
1240 #define UART_LCR_WLEN5  0x00    /* Wordlength: 5 bits */
1241 #define UART_LCR_WLEN6  0x01    /* Wordlength: 6 bits */
1242 #define UART_LCR_WLEN7  0x02    /* Wordlength: 7 bits */
1243 #define UART_LCR_WLEN8  0x03    /* Wordlength: 8 bits */
1244
1245 /*
1246  * These are the definitions for the Line Status Register
1247  */
1248 #define UART_LSR_TEMT   0x40    /* Transmitter empty */
1249 #define UART_LSR_THRE   0x20    /* Transmit-hold-register empty */
1250 #define UART_LSR_BI     0x10    /* Break interrupt indicator */
1251 #define UART_LSR_FE     0x08    /* Frame error indicator */
1252 #define UART_LSR_PE     0x04    /* Parity error indicator */
1253 #define UART_LSR_OE     0x02    /* Overrun error indicator */
1254 #define UART_LSR_DR     0x01    /* Receiver data ready */
1255
1256 /*
1257  * These are the definitions for the Interrupt Identification Register
1258  */
1259 #define UART_IIR_NO_INT 0x01    /* No interrupts pending */
1260 #define UART_IIR_ID     0x06    /* Mask for the interrupt ID */
1261 #define UART_IIR_MSI    0x00    /* Modem status interrupt */
1262 #define UART_IIR_THRI   0x02    /* Transmitter holding register empty */
1263 #define UART_IIR_RDI    0x04    /* Receiver data interrupt */
1264 #define UART_IIR_RLSI   0x06    /* Receiver line status interrupt */
1265
1266 /*
1267  * These are the definitions for the Interrupt Enable Register
1268  */
1269 #define UART_IER_MSI    0x08    /* Enable Modem status interrupt */
1270 #define UART_IER_RLSI   0x04    /* Enable receiver line status interrupt */
1271 #define UART_IER_THRI   0x02    /* Enable Transmitter holding register int. */
1272 #define UART_IER_RDI    0x01    /* Enable receiver data interrupt */
1273
1274 /*
1275  * These are the definitions for the Modem Control Register
1276  */
1277 #define UART_MCR_LOOP   0x10    /* Enable loopback test mode */
1278 #define UART_MCR_OUT2   0x08    /* Out2 complement */
1279 #define UART_MCR_OUT1   0x04    /* Out1 complement */
1280 #define UART_MCR_RTS    0x02    /* RTS complement */
1281 #define UART_MCR_DTR    0x01    /* DTR complement */
1282
1283 /*
1284  * These are the definitions for the Modem Status Register
1285  */
1286 #define UART_MSR_DCD    0x80    /* Data Carrier Detect */
1287 #define UART_MSR_RI     0x40    /* Ring Indicator */
1288 #define UART_MSR_DSR    0x20    /* Data Set Ready */
1289 #define UART_MSR_CTS    0x10    /* Clear to Send */
1290 #define UART_MSR_DDCD   0x08    /* Delta DCD */
1291 #define UART_MSR_TERI   0x04    /* Trailing edge ring indicator */
1292 #define UART_MSR_DDSR   0x02    /* Delta DSR */
1293 #define UART_MSR_DCTS   0x01    /* Delta CTS */
1294 #define UART_MSR_ANY_DELTA 0x0F /* Any of the delta bits! */
1295
1296
1297
1298 /* SSIO */
1299 #define SSI0_STATUS                0xB1600000
1300   #define SSI_STATUS_BF              (1<<4)
1301   #define SSI_STATUS_OF              (1<<3)
1302   #define SSI_STATUS_UF              (1<<2)
1303   #define SSI_STATUS_D               (1<<1)
1304   #define SSI_STATUS_B               (1<<0)
1305 #define SSI0_INT                   0xB1600004
1306   #define SSI_INT_OI                 (1<<3)
1307   #define SSI_INT_UI                 (1<<2)
1308   #define SSI_INT_DI                 (1<<1)
1309 #define SSI0_INT_ENABLE            0xB1600008
1310   #define SSI_INTE_OIE               (1<<3)
1311   #define SSI_INTE_UIE               (1<<2)
1312   #define SSI_INTE_DIE               (1<<1)
1313 #define SSI0_CONFIG                0xB1600020
1314   #define SSI_CONFIG_AO              (1<<24)
1315   #define SSI_CONFIG_DO              (1<<23)
1316   #define SSI_CONFIG_ALEN_BIT        20
1317     #define SSI_CONFIG_ALEN_MASK       (0x7<<20)
1318   #define SSI_CONFIG_DLEN_BIT        16
1319     #define SSI_CONFIG_DLEN_MASK       (0x7<<16)
1320   #define SSI_CONFIG_DD              (1<<11)
1321   #define SSI_CONFIG_AD              (1<<10)
1322   #define SSI_CONFIG_BM_BIT          8
1323     #define SSI_CONFIG_BM_MASK         (0x3<<8)
1324   #define SSI_CONFIG_CE              (1<<7)
1325   #define SSI_CONFIG_DP              (1<<6)
1326   #define SSI_CONFIG_DL              (1<<5)
1327   #define SSI_CONFIG_EP              (1<<4)
1328 #define SSI0_ADATA                 0xB1600024
1329   #define SSI_AD_D                   (1<<24)
1330   #define SSI_AD_ADDR_BIT            16
1331     #define SSI_AD_ADDR_MASK           (0xff<<16)
1332   #define SSI_AD_DATA_BIT            0
1333     #define SSI_AD_DATA_MASK           (0xfff<<0)
1334 #define SSI0_CLKDIV                0xB1600028
1335 #define SSI0_CONTROL               0xB1600100
1336   #define SSI_CONTROL_CD             (1<<1)
1337   #define SSI_CONTROL_E              (1<<0)
1338
1339 /* SSI1 */
1340 #define SSI1_STATUS                0xB1680000
1341 #define SSI1_INT                   0xB1680004
1342 #define SSI1_INT_ENABLE            0xB1680008
1343 #define SSI1_CONFIG                0xB1680020
1344 #define SSI1_ADATA                 0xB1680024
1345 #define SSI1_CLKDIV                0xB1680028
1346 #define SSI1_ENABLE                0xB1680100
1347
1348 /*
1349  * Register content definitions
1350  */
1351 #define SSI_STATUS_BF                           (1<<4)
1352 #define SSI_STATUS_OF                           (1<<3)
1353 #define SSI_STATUS_UF                           (1<<2)
1354 #define SSI_STATUS_D                            (1<<1)
1355 #define SSI_STATUS_B                            (1<<0)
1356
1357 /* SSI_INT */
1358 #define SSI_INT_OI                                      (1<<3)
1359 #define SSI_INT_UI                                      (1<<2)
1360 #define SSI_INT_DI                                      (1<<1)
1361
1362 /* SSI_INTEN */
1363 #define SSI_INTEN_OIE                           (1<<3)
1364 #define SSI_INTEN_UIE                           (1<<2)
1365 #define SSI_INTEN_DIE                           (1<<1)
1366
1367 #define SSI_CONFIG_AO                           (1<<24)
1368 #define SSI_CONFIG_DO                           (1<<23)
1369 #define SSI_CONFIG_ALEN                         (7<<20)
1370 #define SSI_CONFIG_DLEN                         (15<<16)
1371 #define SSI_CONFIG_DD                           (1<<11)
1372 #define SSI_CONFIG_AD                           (1<<10)
1373 #define SSI_CONFIG_BM                           (3<<8)
1374 #define SSI_CONFIG_CE                           (1<<7)
1375 #define SSI_CONFIG_DP                           (1<<6)
1376 #define SSI_CONFIG_DL                           (1<<5)
1377 #define SSI_CONFIG_EP                           (1<<4)
1378 #define SSI_CONFIG_ALEN_N(N)            ((N-1)<<20)
1379 #define SSI_CONFIG_DLEN_N(N)            ((N-1)<<16)
1380 #define SSI_CONFIG_BM_HI                        (0<<8)
1381 #define SSI_CONFIG_BM_LO                        (1<<8)
1382 #define SSI_CONFIG_BM_CY                        (2<<8)
1383
1384 #define SSI_ADATA_D                                     (1<<24)
1385 #define SSI_ADATA_ADDR                          (0xFF<<16)
1386 #define SSI_ADATA_DATA                          (0x0FFF)
1387 #define SSI_ADATA_ADDR_N(N)                     (N<<16)
1388
1389 #define SSI_ENABLE_CD                           (1<<1)
1390 #define SSI_ENABLE_E                            (1<<0)
1391
1392
1393 /* IrDA Controller */
1394 #define IRDA_BASE                 0xB0300000
1395 #define IR_RING_PTR_STATUS        (IRDA_BASE+0x00)
1396 #define IR_RING_BASE_ADDR_H       (IRDA_BASE+0x04)
1397 #define IR_RING_BASE_ADDR_L       (IRDA_BASE+0x08)
1398 #define IR_RING_SIZE              (IRDA_BASE+0x0C)
1399 #define IR_RING_PROMPT            (IRDA_BASE+0x10)
1400 #define IR_RING_ADDR_CMPR         (IRDA_BASE+0x14)
1401 #define IR_INT_CLEAR              (IRDA_BASE+0x18)
1402 #define IR_CONFIG_1               (IRDA_BASE+0x20)
1403   #define IR_RX_INVERT_LED        (1<<0)
1404   #define IR_TX_INVERT_LED        (1<<1)
1405   #define IR_ST                   (1<<2)
1406   #define IR_SF                   (1<<3)
1407   #define IR_SIR                  (1<<4)
1408   #define IR_MIR                  (1<<5)
1409   #define IR_FIR                  (1<<6)
1410   #define IR_16CRC                (1<<7)
1411   #define IR_TD                   (1<<8)
1412   #define IR_RX_ALL               (1<<9)
1413   #define IR_DMA_ENABLE           (1<<10)
1414   #define IR_RX_ENABLE            (1<<11)
1415   #define IR_TX_ENABLE            (1<<12)
1416   #define IR_LOOPBACK             (1<<14)
1417   #define IR_SIR_MODE             (IR_SIR | IR_DMA_ENABLE | \
1418                                    IR_RX_ALL | IR_RX_ENABLE | IR_SF | IR_16CRC)
1419 #define IR_SIR_FLAGS              (IRDA_BASE+0x24)
1420 #define IR_ENABLE                 (IRDA_BASE+0x28)
1421   #define IR_RX_STATUS            (1<<9)
1422   #define IR_TX_STATUS            (1<<10)
1423 #define IR_READ_PHY_CONFIG        (IRDA_BASE+0x2C)
1424 #define IR_WRITE_PHY_CONFIG       (IRDA_BASE+0x30)
1425 #define IR_MAX_PKT_LEN            (IRDA_BASE+0x34)
1426 #define IR_RX_BYTE_CNT            (IRDA_BASE+0x38)
1427 #define IR_CONFIG_2               (IRDA_BASE+0x3C)
1428   #define IR_MODE_INV             (1<<0)
1429   #define IR_ONE_PIN              (1<<1)
1430 #define IR_INTERFACE_CONFIG       (IRDA_BASE+0x40)
1431
1432 /* GPIO */
1433 #define SYS_PINFUNC               0xB190002C
1434   #define SYS_PF_USB                    (1<<15) /* 2nd USB device/host */
1435   #define SYS_PF_U3                     (1<<14) /* GPIO23/U3TXD */
1436   #define SYS_PF_U2                     (1<<13) /* GPIO22/U2TXD */
1437   #define SYS_PF_U1                     (1<<12) /* GPIO21/U1TXD */
1438   #define SYS_PF_SRC                    (1<<11) /* GPIO6/SROMCKE */
1439   #define SYS_PF_CK5                    (1<<10) /* GPIO3/CLK5 */
1440   #define SYS_PF_CK4                    (1<<9)  /* GPIO2/CLK4 */
1441   #define SYS_PF_IRF                    (1<<8)  /* GPIO15/IRFIRSEL */
1442   #define SYS_PF_UR3                    (1<<7)  /* GPIO[14:9]/UART3 */
1443   #define SYS_PF_I2D                    (1<<6)  /* GPIO8/I2SDI */
1444   #define SYS_PF_I2S                    (1<<5)  /* I2S/GPIO[29:31] */
1445   #define SYS_PF_NI2                    (1<<4)  /* NI2/GPIO[24:28] */
1446   #define SYS_PF_U0                     (1<<3)  /* U0TXD/GPIO20 */
1447   #define SYS_PF_RD                     (1<<2)  /* IRTXD/GPIO19 */
1448   #define SYS_PF_A97                    (1<<1)  /* AC97/SSL1 */
1449   #define SYS_PF_S0                     (1<<0)  /* SSI_0/GPIO[16:18] */
1450
1451 /* Au1100 Only */
1452   #define SYS_PF_PC                     (1<<18) /* PCMCIA/GPIO[207:204] */
1453   #define SYS_PF_LCD                    (1<<17) /* extern lcd/GPIO[203:200] */
1454   #define SYS_PF_CS                     (1<<16) /* EXTCLK0/32khz to gpio2 */
1455   #define SYS_PF_EX0                    (1<<9)  /* gpio2/clock */
1456
1457 /* Au1550 Only.  Redefines lots of pins */
1458   #define SYS_PF_PSC2_MASK              (7 << 17)
1459   #define SYS_PF_PSC2_AC97              (0)
1460   #define SYS_PF_PSC2_SPI               (0)
1461   #define SYS_PF_PSC2_I2S               (1 << 17)
1462   #define SYS_PF_PSC2_SMBUS             (3 << 17)
1463   #define SYS_PF_PSC2_GPIO              (7 << 17)
1464   #define SYS_PF_PSC3_MASK              (7 << 20)
1465   #define SYS_PF_PSC3_AC97              (0)
1466   #define SYS_PF_PSC3_SPI               (0)
1467   #define SYS_PF_PSC3_I2S               (1 << 20)
1468   #define SYS_PF_PSC3_SMBUS             (3 << 20)
1469   #define SYS_PF_PSC3_GPIO              (7 << 20)
1470   #define SYS_PF_PSC1_S1                (1 << 1)
1471   #define SYS_PF_MUST_BE_SET            ((1 << 5) | (1 << 2))
1472
1473 /* Au1200 Only */
1474 #ifdef CONFIG_SOC_AU1200
1475 #define SYS_PINFUNC_DMA         (1<<31)
1476 #define SYS_PINFUNC_S0A         (1<<30)
1477 #define SYS_PINFUNC_S1A         (1<<29)
1478 #define SYS_PINFUNC_LP0         (1<<28)
1479 #define SYS_PINFUNC_LP1         (1<<27)
1480 #define SYS_PINFUNC_LD16        (1<<26)
1481 #define SYS_PINFUNC_LD8         (1<<25)
1482 #define SYS_PINFUNC_LD1         (1<<24)
1483 #define SYS_PINFUNC_LD0         (1<<23)
1484 #define SYS_PINFUNC_P1A         (3<<21)
1485 #define SYS_PINFUNC_P1B         (1<<20)
1486 #define SYS_PINFUNC_FS3         (1<<19)
1487 #define SYS_PINFUNC_P0A         (3<<17)
1488 #define SYS_PINFUNC_CS          (1<<16)
1489 #define SYS_PINFUNC_CIM         (1<<15)
1490 #define SYS_PINFUNC_P1C         (1<<14)
1491 #define SYS_PINFUNC_U1T         (1<<12)
1492 #define SYS_PINFUNC_U1R         (1<<11)
1493 #define SYS_PINFUNC_EX1         (1<<10)
1494 #define SYS_PINFUNC_EX0         (1<<9)
1495 #define SYS_PINFUNC_U0R         (1<<8)
1496 #define SYS_PINFUNC_MC          (1<<7)
1497 #define SYS_PINFUNC_S0B         (1<<6)
1498 #define SYS_PINFUNC_S0C         (1<<5)
1499 #define SYS_PINFUNC_P0B         (1<<4)
1500 #define SYS_PINFUNC_U0T         (1<<3)
1501 #define SYS_PINFUNC_S1B         (1<<2)
1502 #endif
1503
1504 #define SYS_TRIOUTRD              0xB1900100
1505 #define SYS_TRIOUTCLR             0xB1900100
1506 #define SYS_OUTPUTRD              0xB1900108
1507 #define SYS_OUTPUTSET             0xB1900108
1508 #define SYS_OUTPUTCLR             0xB190010C
1509 #define SYS_PINSTATERD            0xB1900110
1510 #define SYS_PININPUTEN            0xB1900110
1511
1512 /* GPIO2, Au1500, Au1550 only */
1513 #define GPIO2_BASE                0xB1700000
1514 #define GPIO2_DIR                 (GPIO2_BASE + 0)
1515 #define GPIO2_OUTPUT              (GPIO2_BASE + 8)
1516 #define GPIO2_PINSTATE            (GPIO2_BASE + 0xC)
1517 #define GPIO2_INTENABLE           (GPIO2_BASE + 0x10)
1518 #define GPIO2_ENABLE              (GPIO2_BASE + 0x14)
1519
1520 /* Power Management */
1521 #define SYS_SCRATCH0              0xB1900018
1522 #define SYS_SCRATCH1              0xB190001C
1523 #define SYS_WAKEMSK               0xB1900034
1524 #define SYS_ENDIAN                0xB1900038
1525 #define SYS_POWERCTRL             0xB190003C
1526 #define SYS_WAKESRC               0xB190005C
1527 #define SYS_SLPPWR                0xB1900078
1528 #define SYS_SLEEP                 0xB190007C
1529
1530 /* Clock Controller */
1531 #define SYS_FREQCTRL0             0xB1900020
1532   #define SYS_FC_FRDIV2_BIT         22
1533   #define SYS_FC_FRDIV2_MASK        (0xff << SYS_FC_FRDIV2_BIT)
1534   #define SYS_FC_FE2                (1<<21)
1535   #define SYS_FC_FS2                (1<<20)
1536   #define SYS_FC_FRDIV1_BIT         12
1537   #define SYS_FC_FRDIV1_MASK        (0xff << SYS_FC_FRDIV1_BIT)
1538   #define SYS_FC_FE1                (1<<11)
1539   #define SYS_FC_FS1                (1<<10)
1540   #define SYS_FC_FRDIV0_BIT         2
1541   #define SYS_FC_FRDIV0_MASK        (0xff << SYS_FC_FRDIV0_BIT)
1542   #define SYS_FC_FE0                (1<<1)
1543   #define SYS_FC_FS0                (1<<0)
1544 #define SYS_FREQCTRL1             0xB1900024
1545   #define SYS_FC_FRDIV5_BIT         22
1546   #define SYS_FC_FRDIV5_MASK        (0xff << SYS_FC_FRDIV5_BIT)
1547   #define SYS_FC_FE5                (1<<21)
1548   #define SYS_FC_FS5                (1<<20)
1549   #define SYS_FC_FRDIV4_BIT         12
1550   #define SYS_FC_FRDIV4_MASK        (0xff << SYS_FC_FRDIV4_BIT)
1551   #define SYS_FC_FE4                (1<<11)
1552   #define SYS_FC_FS4                (1<<10)
1553   #define SYS_FC_FRDIV3_BIT         2
1554   #define SYS_FC_FRDIV3_MASK        (0xff << SYS_FC_FRDIV3_BIT)
1555   #define SYS_FC_FE3                (1<<1)
1556   #define SYS_FC_FS3                (1<<0)
1557 #define SYS_CLKSRC                0xB1900028
1558   #define SYS_CS_ME1_BIT            27
1559   #define SYS_CS_ME1_MASK           (0x7<<SYS_CS_ME1_BIT)
1560   #define SYS_CS_DE1                (1<<26)
1561   #define SYS_CS_CE1                (1<<25)
1562   #define SYS_CS_ME0_BIT            22
1563   #define SYS_CS_ME0_MASK           (0x7<<SYS_CS_ME0_BIT)
1564   #define SYS_CS_DE0                (1<<21)
1565   #define SYS_CS_CE0                (1<<20)
1566   #define SYS_CS_MI2_BIT            17
1567   #define SYS_CS_MI2_MASK           (0x7<<SYS_CS_MI2_BIT)
1568   #define SYS_CS_DI2                (1<<16)
1569   #define SYS_CS_CI2                (1<<15)
1570 #ifdef CONFIG_SOC_AU1100
1571   #define SYS_CS_ML_BIT             7
1572   #define SYS_CS_ML_MASK            (0x7<<SYS_CS_ML_BIT)
1573   #define SYS_CS_DL                 (1<<6)
1574   #define SYS_CS_CL                 (1<<5)
1575 #else
1576   #define SYS_CS_MUH_BIT            12
1577   #define SYS_CS_MUH_MASK           (0x7<<SYS_CS_MUH_BIT)
1578   #define SYS_CS_DUH                (1<<11)
1579   #define SYS_CS_CUH                (1<<10)
1580   #define SYS_CS_MUD_BIT            7
1581   #define SYS_CS_MUD_MASK           (0x7<<SYS_CS_MUD_BIT)
1582   #define SYS_CS_DUD                (1<<6)
1583   #define SYS_CS_CUD                (1<<5)
1584 #endif
1585   #define SYS_CS_MIR_BIT            2
1586   #define SYS_CS_MIR_MASK           (0x7<<SYS_CS_MIR_BIT)
1587   #define SYS_CS_DIR                (1<<1)
1588   #define SYS_CS_CIR                (1<<0)
1589
1590   #define SYS_CS_MUX_AUX            0x1
1591   #define SYS_CS_MUX_FQ0            0x2
1592   #define SYS_CS_MUX_FQ1            0x3
1593   #define SYS_CS_MUX_FQ2            0x4
1594   #define SYS_CS_MUX_FQ3            0x5
1595   #define SYS_CS_MUX_FQ4            0x6
1596   #define SYS_CS_MUX_FQ5            0x7
1597 #define SYS_CPUPLL                0xB1900060
1598 #define SYS_AUXPLL                0xB1900064
1599
1600 /* AC97 Controller */
1601 #define AC97C_CONFIG              0xB0000000
1602   #define AC97C_RECV_SLOTS_BIT  13
1603   #define AC97C_RECV_SLOTS_MASK (0x3ff << AC97C_RECV_SLOTS_BIT)
1604   #define AC97C_XMIT_SLOTS_BIT  3
1605   #define AC97C_XMIT_SLOTS_MASK (0x3ff << AC97C_XMIT_SLOTS_BIT)
1606   #define AC97C_SG              (1<<2)
1607   #define AC97C_SYNC            (1<<1)
1608   #define AC97C_RESET           (1<<0)
1609 #define AC97C_STATUS              0xB0000004
1610   #define AC97C_XU              (1<<11)
1611   #define AC97C_XO              (1<<10)
1612   #define AC97C_RU              (1<<9)
1613   #define AC97C_RO              (1<<8)
1614   #define AC97C_READY           (1<<7)
1615   #define AC97C_CP              (1<<6)
1616   #define AC97C_TR              (1<<5)
1617   #define AC97C_TE              (1<<4)
1618   #define AC97C_TF              (1<<3)
1619   #define AC97C_RR              (1<<2)
1620   #define AC97C_RE              (1<<1)
1621   #define AC97C_RF              (1<<0)
1622 #define AC97C_DATA                0xB0000008
1623 #define AC97C_CMD                 0xB000000C
1624   #define AC97C_WD_BIT          16
1625   #define AC97C_READ            (1<<7)
1626   #define AC97C_INDEX_MASK      0x7f
1627 #define AC97C_CNTRL               0xB0000010
1628   #define AC97C_RS              (1<<1)
1629   #define AC97C_CE              (1<<0)
1630
1631
1632 /* Secure Digital (SD) Controller */
1633 #define SD0_XMIT_FIFO   0xB0600000
1634 #define SD0_RECV_FIFO   0xB0600004
1635 #define SD1_XMIT_FIFO   0xB0680000
1636 #define SD1_RECV_FIFO   0xB0680004
1637
1638 #if defined (CONFIG_SOC_AU1500) || defined(CONFIG_SOC_AU1550)
1639 /* Au1500 PCI Controller */
1640 #define Au1500_CFG_BASE           0xB4005000 // virtual, kseg0 addr
1641 #define Au1500_PCI_CMEM           (Au1500_CFG_BASE + 0)
1642 #define Au1500_PCI_CFG            (Au1500_CFG_BASE + 4)
1643   #define PCI_ERROR ((1<<22) | (1<<23) | (1<<24) | (1<<25) | (1<<26) | (1<<27))
1644 #define Au1500_PCI_B2BMASK_CCH    (Au1500_CFG_BASE + 8)
1645 #define Au1500_PCI_B2B0_VID       (Au1500_CFG_BASE + 0xC)
1646 #define Au1500_PCI_B2B1_ID        (Au1500_CFG_BASE + 0x10)
1647 #define Au1500_PCI_MWMASK_DEV     (Au1500_CFG_BASE + 0x14)
1648 #define Au1500_PCI_MWBASE_REV_CCL (Au1500_CFG_BASE + 0x18)
1649 #define Au1500_PCI_ERR_ADDR       (Au1500_CFG_BASE + 0x1C)
1650 #define Au1500_PCI_SPEC_INTACK    (Au1500_CFG_BASE + 0x20)
1651 #define Au1500_PCI_ID             (Au1500_CFG_BASE + 0x100)
1652 #define Au1500_PCI_STATCMD        (Au1500_CFG_BASE + 0x104)
1653 #define Au1500_PCI_CLASSREV       (Au1500_CFG_BASE + 0x108)
1654 #define Au1500_PCI_HDRTYPE        (Au1500_CFG_BASE + 0x10C)
1655 #define Au1500_PCI_MBAR           (Au1500_CFG_BASE + 0x110)
1656
1657 #define Au1500_PCI_HDR            0xB4005100 // virtual, kseg0 addr
1658
1659 /* All of our structures, like pci resource, have 32 bit members.
1660  * Drivers are expected to do an ioremap on the PCI MEM resource, but it's
1661  * hard to store 0x4 0000 0000 in a 32 bit type.  We require a small patch
1662  * to __ioremap to check for addresses between (u32)Au1500_PCI_MEM_START and
1663  * (u32)Au1500_PCI_MEM_END and change those to the full 36 bit PCI MEM
1664  * addresses.  For PCI IO, it's simpler because we get to do the ioremap
1665  * ourselves and then adjust the device's resources.
1666  */
1667 #define Au1500_EXT_CFG            0x600000000ULL
1668 #define Au1500_EXT_CFG_TYPE1      0x680000000ULL
1669 #define Au1500_PCI_IO_START       0x500000000ULL
1670 #define Au1500_PCI_IO_END         0x5000FFFFFULL
1671 #define Au1500_PCI_MEM_START      0x440000000ULL
1672 #define Au1500_PCI_MEM_END        0x44FFFFFFFULL
1673
1674 #define PCI_IO_START    (Au1500_PCI_IO_START + 0x1000)
1675 #define PCI_IO_END      (Au1500_PCI_IO_END)
1676 #define PCI_MEM_START   (Au1500_PCI_MEM_START)
1677 #define PCI_MEM_END     (Au1500_PCI_MEM_END)
1678 #define PCI_FIRST_DEVFN (0<<3)
1679 #define PCI_LAST_DEVFN  (19<<3)
1680
1681 #define IOPORT_RESOURCE_START 0x00001000 /* skip legacy probing */
1682 #define IOPORT_RESOURCE_END   0xffffffff
1683 #define IOMEM_RESOURCE_START  0x10000000
1684 #define IOMEM_RESOURCE_END    0xffffffff
1685
1686   /*
1687    * Borrowed from the PPC arch:
1688    * The following macro is used to lookup irqs in a standard table
1689    * format for those PPC systems that do not already have PCI
1690    * interrupts properly routed.
1691    */
1692   /* FIXME - double check this from asm-ppc/pci-bridge.h */
1693 #define PCI_IRQ_TABLE_LOOKUP                            \
1694   ({ long _ctl_ = -1;                                 \
1695       if (idsel >= min_idsel && idsel <= max_idsel && pin <= irqs_per_slot)    \
1696                _ctl_ = pci_irq_table[idsel - min_idsel][pin-1];               \
1697                       _ctl_; })
1698
1699
1700 #else /* Au1000 and Au1100 and Au1200 */
1701
1702 /* don't allow any legacy ports probing */
1703 #define IOPORT_RESOURCE_START 0x10000000
1704 #define IOPORT_RESOURCE_END   0xffffffff
1705 #define IOMEM_RESOURCE_START  0x10000000
1706 #define IOMEM_RESOURCE_END    0xffffffff
1707
1708 #define PCI_IO_START    0
1709 #define PCI_IO_END      0
1710 #define PCI_MEM_START   0
1711 #define PCI_MEM_END     0
1712 #define PCI_FIRST_DEVFN 0
1713 #define PCI_LAST_DEVFN  0
1714
1715 #endif
1716
1717 #ifndef _LANGUAGE_ASSEMBLY
1718 typedef volatile struct
1719 {
1720         /* 0x0000 */ u32 toytrim;
1721         /* 0x0004 */ u32 toywrite;
1722         /* 0x0008 */ u32 toymatch0;
1723         /* 0x000C */ u32 toymatch1;
1724         /* 0x0010 */ u32 toymatch2;
1725         /* 0x0014 */ u32 cntrctrl;
1726         /* 0x0018 */ u32 scratch0;
1727         /* 0x001C */ u32 scratch1;
1728         /* 0x0020 */ u32 freqctrl0;
1729         /* 0x0024 */ u32 freqctrl1;
1730         /* 0x0028 */ u32 clksrc;
1731         /* 0x002C */ u32 pinfunc;
1732         /* 0x0030 */ u32 reserved0;
1733         /* 0x0034 */ u32 wakemsk;
1734         /* 0x0038 */ u32 endian;
1735         /* 0x003C */ u32 powerctrl;
1736         /* 0x0040 */ u32 toyread;
1737         /* 0x0044 */ u32 rtctrim;
1738         /* 0x0048 */ u32 rtcwrite;
1739         /* 0x004C */ u32 rtcmatch0;
1740         /* 0x0050 */ u32 rtcmatch1;
1741         /* 0x0054 */ u32 rtcmatch2;
1742         /* 0x0058 */ u32 rtcread;
1743         /* 0x005C */ u32 wakesrc;
1744         /* 0x0060 */ u32 cpupll;
1745         /* 0x0064 */ u32 auxpll;
1746         /* 0x0068 */ u32 reserved1;
1747         /* 0x006C */ u32 reserved2;
1748         /* 0x0070 */ u32 reserved3;
1749         /* 0x0074 */ u32 reserved4;
1750         /* 0x0078 */ u32 slppwr;
1751         /* 0x007C */ u32 sleep;
1752         /* 0x0080 */ u32 reserved5[32];
1753         /* 0x0100 */ u32 trioutrd;
1754 #define trioutclr trioutrd
1755         /* 0x0104 */ u32 reserved6;
1756         /* 0x0108 */ u32 outputrd;
1757 #define outputset outputrd
1758         /* 0x010C */ u32 outputclr;
1759         /* 0x0110 */ u32 pinstaterd;
1760 #define pininputen pinstaterd
1761
1762 } AU1X00_SYS;
1763
1764 static AU1X00_SYS* const sys  = (AU1X00_SYS *)SYS_BASE;
1765
1766 #endif
1767 /* Processor information base on prid.
1768  * Copied from PowerPC.
1769  */
1770 #ifndef _LANGUAGE_ASSEMBLY
1771 struct cpu_spec {
1772         /* CPU is matched via (PRID & prid_mask) == prid_value */
1773         unsigned int    prid_mask;
1774         unsigned int    prid_value;
1775
1776         char            *cpu_name;
1777         unsigned char   cpu_od;         /* Set Config[OD] */
1778         unsigned char   cpu_bclk;       /* Enable BCLK switching */
1779 };
1780
1781 extern struct cpu_spec          cpu_specs[];
1782 extern struct cpu_spec          *cur_cpu_spec[];
1783 #endif
1784
1785 #endif
1786