include/asm-ppc/irq.h

   1 #ifdef __KERNEL__
   2 #ifndef _ASM_IRQ_H
   3 #define _ASM_IRQ_H
   4
   5 #include <linux/config.h>
   6 #include <asm/machdep.h>                /* ppc_md */
   7 #include <asm/atomic.h>
   8
   9 /*
  10  * These constants are used for passing information about interrupt
  11  * signal polarity and level/edge sensing to the low-level PIC chip
  12  * drivers.
  13  */
  14 #define IRQ_SENSE_MASK          0x1
  15 #define IRQ_SENSE_LEVEL         0x1     /* interrupt on active level */
  16 #define IRQ_SENSE_EDGE          0x0     /* interrupt triggered by edge */
  17
  18 #define IRQ_POLARITY_MASK       0x2
  19 #define IRQ_POLARITY_POSITIVE   0x2     /* high level or low->high edge */
  20 #define IRQ_POLARITY_NEGATIVE   0x0     /* low level or high->low edge */
  21
  22 #if defined(CONFIG_40x)
  23 #include <asm/ibm4xx.h>
  24
  25 #ifndef NR_BOARD_IRQS
  26 #define NR_BOARD_IRQS 0
  27 #endif
  28
  29 #ifndef UIC_WIDTH /* Number of interrupts per device */
  30 #define UIC_WIDTH 32
  31 #endif
  32
  33 #ifndef NR_UICS /* number  of UIC devices */
  34 #define NR_UICS 1
  35 #endif
  36
  37 #if defined (CONFIG_403)
  38 /*
  39  * The PowerPC 403 cores' Asynchronous Interrupt Controller (AIC) has
  40  * 32 possible interrupts, a majority of which are not implemented on
  41  * all cores. There are six configurable, external interrupt pins and
  42  * there are eight internal interrupts for the on-chip serial port
  43  * (SPU), DMA controller, and JTAG controller.
  44  *
  45  */
  46
  47 #define NR_AIC_IRQS 32
  48 #define NR_IRQS  (NR_AIC_IRQS + NR_BOARD_IRQS)
  49
  50 #elif !defined (CONFIG_403)
  51
  52 /*
  53  *  The PowerPC 405 cores' Universal Interrupt Controller (UIC) has 32
  54  * possible interrupts as well. There are seven, configurable external
  55  * interrupt pins and there are 17 internal interrupts for the on-chip
  56  * serial port, DMA controller, on-chip Ethernet controller, PCI, etc.
  57  *
  58  */
  59
  60
  61 #define NR_UIC_IRQS UIC_WIDTH
  62 #define NR_IRQS         ((NR_UIC_IRQS * NR_UICS) + NR_BOARD_IRQS)
  63 #endif
  64 static __inline__ int
  65 irq_canonicalize(int irq)
  66 {
  67         return (irq);
  68 }
  69
  70 #elif defined(CONFIG_44x)
  71 #include <asm/ibm44x.h>
  72
  73 #define NR_UIC_IRQS     32
  74 #define NR_IRQS         ((NR_UIC_IRQS * NR_UICS) + NR_BOARD_IRQS)
  75
  76 static __inline__ int
  77 irq_canonicalize(int irq)
  78 {
  79         return (irq);
  80 }
  81
  82 #elif defined(CONFIG_8xx)
  83
  84 /* Now include the board configuration specific associations.
  85 */
  86 #include <asm/mpc8xx.h>
  87
  88 /* The MPC8xx cores have 16 possible interrupts.  There are eight
  89  * possible level sensitive interrupts assigned and generated internally
  90  * from such devices as CPM, PCMCIA, RTC, PIT, TimeBase and Decrementer.
  91  * There are eight external interrupts (IRQs) that can be configured
  92  * as either level or edge sensitive.
  93  *
  94  * On some implementations, there is also the possibility of an 8259
  95  * through the PCI and PCI-ISA bridges.
  96  *
  97  * We are "flattening" the interrupt vectors of the cascaded CPM
  98  * and 8259 interrupt controllers so that we can uniquely identify
  99  * any interrupt source with a single integer.
 100  */
 101 #define NR_SIU_INTS     16
 102 #define NR_CPM_INTS     32
 103 #ifndef NR_8259_INTS
 104 #define NR_8259_INTS 0
 105 #endif
 106
 107 #define SIU_IRQ_OFFSET          0
 108 #define CPM_IRQ_OFFSET          (SIU_IRQ_OFFSET + NR_SIU_INTS)
 109 #define I8259_IRQ_OFFSET        (CPM_IRQ_OFFSET + NR_CPM_INTS)
 110
 111 #define NR_IRQS (NR_SIU_INTS + NR_CPM_INTS + NR_8259_INTS)
 112
 113 /* These values must be zero-based and map 1:1 with the SIU configuration.
 114  * They are used throughout the 8xx I/O subsystem to generate
 115  * interrupt masks, flags, and other control patterns.  This is why the
 116  * current kernel assumption of the 8259 as the base controller is such
 117  * a pain in the butt.
 118  */
 119 #define SIU_IRQ0        (0)     /* Highest priority */
 120 #define SIU_LEVEL0      (1)
 121 #define SIU_IRQ1        (2)
 122 #define SIU_LEVEL1      (3)
 123 #define SIU_IRQ2        (4)
 124 #define SIU_LEVEL2      (5)
 125 #define SIU_IRQ3        (6)
 126 #define SIU_LEVEL3      (7)
 127 #define SIU_IRQ4        (8)
 128 #define SIU_LEVEL4      (9)
 129 #define SIU_IRQ5        (10)
 130 #define SIU_LEVEL5      (11)
 131 #define SIU_IRQ6        (12)
 132 #define SIU_LEVEL6      (13)
 133 #define SIU_IRQ7        (14)
 134 #define SIU_LEVEL7      (15)
 135
 136 /* The internal interrupts we can configure as we see fit.
 137  * My personal preference is CPM at level 2, which puts it above the
 138  * MBX PCI/ISA/IDE interrupts.
 139  */
 140 #ifndef PIT_INTERRUPT
 141 #define PIT_INTERRUPT           SIU_LEVEL0
 142 #endif
 143 #ifndef CPM_INTERRUPT
 144 #define CPM_INTERRUPT           SIU_LEVEL2
 145 #endif
 146 #ifndef PCMCIA_INTERRUPT
 147 #define PCMCIA_INTERRUPT        SIU_LEVEL6
 148 #endif
 149 #ifndef DEC_INTERRUPT
 150 #define DEC_INTERRUPT           SIU_LEVEL7
 151 #endif
 152
 153 /* Some internal interrupt registers use an 8-bit mask for the interrupt
 154  * level instead of a number.
 155  */
 156 #define mk_int_int_mask(IL) (1 << (7 - (IL/2)))
 157
 158 /* always the same on 8xx -- Cort */
 159 static __inline__ int irq_canonicalize(int irq)
 160 {
 161         return irq;
 162 }
 163
 164 #elif defined(CONFIG_CPM2) && defined(CONFIG_85xx)
 165 /* Now include the board configuration specific associations.
 166 */
 167 #include <asm/mpc85xx.h>
 168
 169 /* The MPC8560 openpic has  32 internal interrupts and 12 external
 170  * interrupts.
 171  *
 172  * We are "flattening" the interrupt vectors of the cascaded CPM
 173  * so that we can uniquely identify any interrupt source with a
 174  * single integer.
 175  */
 176 #define NR_CPM_INTS     64
 177 #define NR_EPIC_INTS    44
 178 #ifndef NR_8259_INTS
 179 #define NR_8259_INTS 0
 180 #endif
 181 #define NUM_8259_INTERRUPTS NR_8259_INTS
 182
 183 #ifndef CPM_IRQ_OFFSET
 184 #define CPM_IRQ_OFFSET  0
 185 #endif
 186
 187 #define NR_IRQS (NR_EPIC_INTS + NR_CPM_INTS + NR_8259_INTS)
 188
 189 /* These values must be zero-based and map 1:1 with the EPIC configuration.
 190  * They are used throughout the 8560 I/O subsystem to generate
 191  * interrupt masks, flags, and other control patterns.  This is why the
 192  * current kernel assumption of the 8259 as the base controller is such
 193  * a pain in the butt.
 194  */
 195
 196 #define SIU_INT_ERROR           ((uint)0x00+CPM_IRQ_OFFSET)
 197 #define SIU_INT_I2C             ((uint)0x01+CPM_IRQ_OFFSET)
 198 #define SIU_INT_SPI             ((uint)0x02+CPM_IRQ_OFFSET)
 199 #define SIU_INT_RISC            ((uint)0x03+CPM_IRQ_OFFSET)
 200 #define SIU_INT_SMC1            ((uint)0x04+CPM_IRQ_OFFSET)
 201 #define SIU_INT_SMC2            ((uint)0x05+CPM_IRQ_OFFSET)
 202 #define SIU_INT_USB             ((uint)0x0b+CPM_IRQ_OFFSET)
 203 #define SIU_INT_TIMER1          ((uint)0x0c+CPM_IRQ_OFFSET)
 204 #define SIU_INT_TIMER2          ((uint)0x0d+CPM_IRQ_OFFSET)
 205 #define SIU_INT_TIMER3          ((uint)0x0e+CPM_IRQ_OFFSET)
 206 #define SIU_INT_TIMER4          ((uint)0x0f+CPM_IRQ_OFFSET)
 207 #define SIU_INT_FCC1            ((uint)0x20+CPM_IRQ_OFFSET)
 208 #define SIU_INT_FCC2            ((uint)0x21+CPM_IRQ_OFFSET)
 209 #define SIU_INT_FCC3            ((uint)0x22+CPM_IRQ_OFFSET)
 210 #define SIU_INT_MCC1            ((uint)0x24+CPM_IRQ_OFFSET)
 211 #define SIU_INT_MCC2            ((uint)0x25+CPM_IRQ_OFFSET)
 212 #define SIU_INT_SCC1            ((uint)0x28+CPM_IRQ_OFFSET)
 213 #define SIU_INT_SCC2            ((uint)0x29+CPM_IRQ_OFFSET)
 214 #define SIU_INT_SCC3            ((uint)0x2a+CPM_IRQ_OFFSET)
 215 #define SIU_INT_SCC4            ((uint)0x2b+CPM_IRQ_OFFSET)
 216 #define SIU_INT_PC15            ((uint)0x30+CPM_IRQ_OFFSET)
 217 #define SIU_INT_PC14            ((uint)0x31+CPM_IRQ_OFFSET)
 218 #define SIU_INT_PC13            ((uint)0x32+CPM_IRQ_OFFSET)
 219 #define SIU_INT_PC12            ((uint)0x33+CPM_IRQ_OFFSET)
 220 #define SIU_INT_PC11            ((uint)0x34+CPM_IRQ_OFFSET)
 221 #define SIU_INT_PC10            ((uint)0x35+CPM_IRQ_OFFSET)
 222 #define SIU_INT_PC9             ((uint)0x36+CPM_IRQ_OFFSET)
 223 #define SIU_INT_PC8             ((uint)0x37+CPM_IRQ_OFFSET)
 224 #define SIU_INT_PC7             ((uint)0x38+CPM_IRQ_OFFSET)
 225 #define SIU_INT_PC6             ((uint)0x39+CPM_IRQ_OFFSET)
 226 #define SIU_INT_PC5             ((uint)0x3a+CPM_IRQ_OFFSET)
 227 #define SIU_INT_PC4             ((uint)0x3b+CPM_IRQ_OFFSET)
 228 #define SIU_INT_PC3             ((uint)0x3c+CPM_IRQ_OFFSET)
 229 #define SIU_INT_PC2             ((uint)0x3d+CPM_IRQ_OFFSET)
 230 #define SIU_INT_PC1             ((uint)0x3e+CPM_IRQ_OFFSET)
 231 #define SIU_INT_PC0             ((uint)0x3f+CPM_IRQ_OFFSET)
 232
 233 static __inline__ int irq_canonicalize(int irq)
 234 {
 235         return irq;
 236 }
 237
 238 #else /* CONFIG_40x + CONFIG_8xx */
 239 /*
 240  * this is the # irq's for all ppc arch's (pmac/chrp/prep)
 241  * so it is the max of them all
 242  */
 243 #define NR_IRQS                 256
 244
 245 #ifndef CONFIG_8260
 246
 247 #define NUM_8259_INTERRUPTS     16
 248
 249 #else /* CONFIG_8260 */
 250
 251 /* The 8260 has an internal interrupt controller with a maximum of
 252  * 64 IRQs.  We will use NR_IRQs from above since it is large enough.
 253  * Don't be confused by the 8260 documentation where they list an
 254  * "interrupt number" and "interrupt vector".  We are only interested
 255  * in the interrupt vector.  There are "reserved" holes where the
 256  * vector number increases, but the interrupt number in the table does not.
 257  * (Document errata updates have fixed this...make sure you have up to
 258  * date processor documentation -- Dan).
 259  */
 260 #define NR_SIU_INTS     64
 261
 262 #define SIU_INT_ERROR           ((uint)0x00)
 263 #define SIU_INT_I2C             ((uint)0x01)
 264 #define SIU_INT_SPI             ((uint)0x02)
 265 #define SIU_INT_RISC            ((uint)0x03)
 266 #define SIU_INT_SMC1            ((uint)0x04)
 267 #define SIU_INT_SMC2            ((uint)0x05)
 268 #define SIU_INT_IDMA1           ((uint)0x06)
 269 #define SIU_INT_IDMA2           ((uint)0x07)
 270 #define SIU_INT_IDMA3           ((uint)0x08)
 271 #define SIU_INT_IDMA4           ((uint)0x09)
 272 #define SIU_INT_SDMA            ((uint)0x0a)
 273 #define SIU_INT_TIMER1          ((uint)0x0c)
 274 #define SIU_INT_TIMER2          ((uint)0x0d)
 275 #define SIU_INT_TIMER3          ((uint)0x0e)
 276 #define SIU_INT_TIMER4          ((uint)0x0f)
 277 #define SIU_INT_TMCNT           ((uint)0x10)
 278 #define SIU_INT_PIT             ((uint)0x11)
 279 #define SIU_INT_IRQ1            ((uint)0x13)
 280 #define SIU_INT_IRQ2            ((uint)0x14)
 281 #define SIU_INT_IRQ3            ((uint)0x15)
 282 #define SIU_INT_IRQ4            ((uint)0x16)
 283 #define SIU_INT_IRQ5            ((uint)0x17)
 284 #define SIU_INT_IRQ6            ((uint)0x18)
 285 #define SIU_INT_IRQ7            ((uint)0x19)
 286 #define SIU_INT_FCC1            ((uint)0x20)
 287 #define SIU_INT_FCC2            ((uint)0x21)
 288 #define SIU_INT_FCC3            ((uint)0x22)
 289 #define SIU_INT_MCC1            ((uint)0x24)
 290 #define SIU_INT_MCC2            ((uint)0x25)
 291 #define SIU_INT_SCC1            ((uint)0x28)
 292 #define SIU_INT_SCC2            ((uint)0x29)
 293 #define SIU_INT_SCC3            ((uint)0x2a)
 294 #define SIU_INT_SCC4            ((uint)0x2b)
 295 #define SIU_INT_PC15            ((uint)0x30)
 296 #define SIU_INT_PC14            ((uint)0x31)
 297 #define SIU_INT_PC13            ((uint)0x32)
 298 #define SIU_INT_PC12            ((uint)0x33)
 299 #define SIU_INT_PC11            ((uint)0x34)
 300 #define SIU_INT_PC10            ((uint)0x35)
 301 #define SIU_INT_PC9             ((uint)0x36)
 302 #define SIU_INT_PC8             ((uint)0x37)
 303 #define SIU_INT_PC7             ((uint)0x38)
 304 #define SIU_INT_PC6             ((uint)0x39)
 305 #define SIU_INT_PC5             ((uint)0x3a)
 306 #define SIU_INT_PC4             ((uint)0x3b)
 307 #define SIU_INT_PC3             ((uint)0x3c)
 308 #define SIU_INT_PC2             ((uint)0x3d)
 309 #define SIU_INT_PC1             ((uint)0x3e)
 310 #define SIU_INT_PC0             ((uint)0x3f)
 311
 312 #endif /* CONFIG_8260 */
 313
 314 /*
 315  * This gets called from serial.c, which is now used on
 316  * powermacs as well as prep/chrp boxes.
 317  * Prep and chrp both have cascaded 8259 PICs.
 318  */
 319 static __inline__ int irq_canonicalize(int irq)
 320 {
 321         if (ppc_md.irq_canonicalize)
 322                 return ppc_md.irq_canonicalize(irq);
 323         return irq;
 324 }
 325
 326 #endif
 327
 328 #define NR_MASK_WORDS   ((NR_IRQS + 31) / 32)
 329 /* pedantic: these are long because they are used with set_bit --RR */
 330 extern unsigned long ppc_cached_irq_mask[NR_MASK_WORDS];
 331 extern unsigned long ppc_lost_interrupts[NR_MASK_WORDS];
 332 extern atomic_t ppc_n_lost_interrupts;
 333
 334 struct irqaction;
 335 struct pt_regs;
 336 int handle_IRQ_event(unsigned int, struct pt_regs *, struct irqaction *);
 337
 338 #endif /* _ASM_IRQ_H */
 339 #endif /* __KERNEL__ */