include/asm-ppc/irq.h

   1 #ifdef __KERNEL__
   2 #ifndef _ASM_IRQ_H
   3 #define _ASM_IRQ_H
   4
   5 #include <linux/config.h>
   6 #include <asm/machdep.h>                /* ppc_md */
   7 #include <asm/atomic.h>
   8
   9 extern void disable_irq(unsigned int);
  10 extern void disable_irq_nosync(unsigned int);
  11 extern void enable_irq(unsigned int);
  12
  13 /*
  14  * These constants are used for passing information about interrupt
  15  * signal polarity and level/edge sensing to the low-level PIC chip
  16  * drivers.
  17  */
  18 #define IRQ_SENSE_MASK          0x1
  19 #define IRQ_SENSE_LEVEL         0x1     /* interrupt on active level */
  20 #define IRQ_SENSE_EDGE          0x0     /* interrupt triggered by edge */
  21
  22 #define IRQ_POLARITY_MASK       0x2
  23 #define IRQ_POLARITY_POSITIVE   0x2     /* high level or low->high edge */
  24 #define IRQ_POLARITY_NEGATIVE   0x0     /* low level or high->low edge */
  25
  26 #if defined(CONFIG_40x)
  27 #include <asm/ibm4xx.h>
  28
  29 #ifndef NR_BOARD_IRQS
  30 #define NR_BOARD_IRQS 0
  31 #endif
  32
  33 #ifndef UIC_WIDTH /* Number of interrupts per device */
  34 #define UIC_WIDTH 32
  35 #endif
  36
  37 #ifndef NR_UICS /* number  of UIC devices */
  38 #define NR_UICS 1
  39 #endif
  40
  41 #if defined (CONFIG_403)
  42 /*
  43  * The PowerPC 403 cores' Asynchronous Interrupt Controller (AIC) has
  44  * 32 possible interrupts, a majority of which are not implemented on
  45  * all cores. There are six configurable, external interrupt pins and
  46  * there are eight internal interrupts for the on-chip serial port
  47  * (SPU), DMA controller, and JTAG controller.
  48  *
  49  */
  50
  51 #define NR_AIC_IRQS 32
  52 #define NR_IRQS  (NR_AIC_IRQS + NR_BOARD_IRQS)
  53
  54 #elif !defined (CONFIG_403)
  55
  56 /*
  57  *  The PowerPC 405 cores' Universal Interrupt Controller (UIC) has 32
  58  * possible interrupts as well. There are seven, configurable external
  59  * interrupt pins and there are 17 internal interrupts for the on-chip
  60  * serial port, DMA controller, on-chip Ethernet controller, PCI, etc.
  61  *
  62  */
  63
  64
  65 #define NR_UIC_IRQS UIC_WIDTH
  66 #define NR_IRQS         ((NR_UIC_IRQS * NR_UICS) + NR_BOARD_IRQS)
  67 #endif
  68 static __inline__ int
  69 irq_canonicalize(int irq)
  70 {
  71         return (irq);
  72 }
  73
  74 #elif defined(CONFIG_44x)
  75 #include <asm/ibm44x.h>
  76
  77 #define NR_UIC_IRQS     32
  78 #define NR_IRQS         ((NR_UIC_IRQS * NR_UICS) + NR_BOARD_IRQS)
  79
  80 static __inline__ int
  81 irq_canonicalize(int irq)
  82 {
  83         return (irq);
  84 }
  85
  86 #elif defined(CONFIG_8xx)
  87
  88 /* The MPC8xx cores have 16 possible interrupts.  There are eight
  89  * possible level sensitive interrupts assigned and generated internally
  90  * from such devices as CPM, PCMCIA, RTC, PIT, TimeBase and Decrementer.
  91  * There are eight external interrupts (IRQs) that can be configured
  92  * as either level or edge sensitive.
  93  *
  94  * On some implementations, there is also the possibility of an 8259
  95  * through the PCI and PCI-ISA bridges.
  96  */
  97 #define NR_SIU_INTS     16
  98
  99 #define NR_IRQS (NR_SIU_INTS + NR_8259_INTS)
 100
 101 /* These values must be zero-based and map 1:1 with the SIU configuration.
 102  * They are used throughout the 8xx I/O subsystem to generate
 103  * interrupt masks, flags, and other control patterns.  This is why the
 104  * current kernel assumption of the 8259 as the base controller is such
 105  * a pain in the butt.
 106  */
 107 #define SIU_IRQ0        (0)     /* Highest priority */
 108 #define SIU_LEVEL0      (1)
 109 #define SIU_IRQ1        (2)
 110 #define SIU_LEVEL1      (3)
 111 #define SIU_IRQ2        (4)
 112 #define SIU_LEVEL2      (5)
 113 #define SIU_IRQ3        (6)
 114 #define SIU_LEVEL3      (7)
 115 #define SIU_IRQ4        (8)
 116 #define SIU_LEVEL4      (9)
 117 #define SIU_IRQ5        (10)
 118 #define SIU_LEVEL5      (11)
 119 #define SIU_IRQ6        (12)
 120 #define SIU_LEVEL6      (13)
 121 #define SIU_IRQ7        (14)
 122 #define SIU_LEVEL7      (15)
 123
 124 /* Now include the board configuration specific associations.
 125 */
 126 #include <asm/mpc8xx.h>
 127
 128 /* The internal interrupts we can configure as we see fit.
 129  * My personal preference is CPM at level 2, which puts it above the
 130  * MBX PCI/ISA/IDE interrupts.
 131  */
 132 #ifndef PIT_INTERRUPT
 133 #define PIT_INTERRUPT           SIU_LEVEL0
 134 #endif
 135 #ifndef CPM_INTERRUPT
 136 #define CPM_INTERRUPT           SIU_LEVEL2
 137 #endif
 138 #ifndef PCMCIA_INTERRUPT
 139 #define PCMCIA_INTERRUPT        SIU_LEVEL6
 140 #endif
 141 #ifndef DEC_INTERRUPT
 142 #define DEC_INTERRUPT           SIU_LEVEL7
 143 #endif
 144
 145 /* Some internal interrupt registers use an 8-bit mask for the interrupt
 146  * level instead of a number.
 147  */
 148 #define mk_int_int_mask(IL) (1 << (7 - (IL/2)))
 149
 150 /* always the same on 8xx -- Cort */
 151 static __inline__ int irq_canonicalize(int irq)
 152 {
 153         return irq;
 154 }
 155
 156 #else /* CONFIG_40x + CONFIG_8xx */
 157 /*
 158  * this is the # irq's for all ppc arch's (pmac/chrp/prep)
 159  * so it is the max of them all
 160  */
 161 #define NR_IRQS                 256
 162
 163 #ifndef CONFIG_8260
 164
 165 #define NUM_8259_INTERRUPTS     16
 166
 167 #else /* CONFIG_8260 */
 168
 169 /* The 8260 has an internal interrupt controller with a maximum of
 170  * 64 IRQs.  We will use NR_IRQs from above since it is large enough.
 171  * Don't be confused by the 8260 documentation where they list an
 172  * "interrupt number" and "interrupt vector".  We are only interested
 173  * in the interrupt vector.  There are "reserved" holes where the
 174  * vector number increases, but the interrupt number in the table does not.
 175  * (Document errata updates have fixed this...make sure you have up to
 176  * date processor documentation -- Dan).
 177  */
 178 #define NR_SIU_INTS     64
 179
 180 /* There are many more than these, we will add them as we need them.
 181 */
 182 #define SIU_INT_SMC1            ((uint)0x04)
 183 #define SIU_INT_SMC2            ((uint)0x05)
 184 #define SIU_INT_FCC1            ((uint)0x20)
 185 #define SIU_INT_FCC2            ((uint)0x21)
 186 #define SIU_INT_FCC3            ((uint)0x22)
 187 #define SIU_INT_SCC1            ((uint)0x28)
 188 #define SIU_INT_SCC2            ((uint)0x29)
 189 #define SIU_INT_SCC3            ((uint)0x2a)
 190 #define SIU_INT_SCC4            ((uint)0x2b)
 191
 192 #endif /* CONFIG_8260 */
 193
 194 /*
 195  * This gets called from serial.c, which is now used on
 196  * powermacs as well as prep/chrp boxes.
 197  * Prep and chrp both have cascaded 8259 PICs.
 198  */
 199 static __inline__ int irq_canonicalize(int irq)
 200 {
 201         if (ppc_md.irq_canonicalize)
 202                 return ppc_md.irq_canonicalize(irq);
 203         return irq;
 204 }
 205
 206 #endif
 207
 208 #define NR_MASK_WORDS   ((NR_IRQS + 31) / 32)
 209 /* pedantic: these are long because they are used with set_bit --RR */
 210 extern unsigned long ppc_cached_irq_mask[NR_MASK_WORDS];
 211 extern unsigned long ppc_lost_interrupts[NR_MASK_WORDS];
 212 extern atomic_t ppc_n_lost_interrupts;
 213
 214 struct irqaction;
 215 struct pt_regs;
 216 int handle_IRQ_event(unsigned int, struct pt_regs *, struct irqaction *);
 217
 218 #endif /* _ASM_IRQ_H */
 219 #endif /* __KERNEL__ */