include/linux/pci.h

   1 /*
   2  *      $Id: pci.h,v 1.87 1998/10/11 15:13:12 mj Exp $
   3  *
   4  *      PCI defines and function prototypes
   5  *      Copyright 1994, Drew Eckhardt
   6  *      Copyright 1997--1999 Martin Mares <mj@ucw.cz>
   7  *
   8  *      For more information, please consult the following manuals (look at
   9  *      http://www.pcisig.com/ for how to get them):
  10  *
  11  *      PCI BIOS Specification
  12  *      PCI Local Bus Specification
  13  *      PCI to PCI Bridge Specification
  14  *      PCI System Design Guide
  15  */
  16
  17 #ifndef LINUX_PCI_H
  18 #define LINUX_PCI_H
  19
  20 #include <linux/mod_devicetable.h>
  21
  22 /*
  23  * Under PCI, each device has 256 bytes of configuration address space,
  24  * of which the first 64 bytes are standardized as follows:
  25  */
  26 #define PCI_VENDOR_ID           0x00    /* 16 bits */
  27 #define PCI_DEVICE_ID           0x02    /* 16 bits */
  28 #define PCI_COMMAND             0x04    /* 16 bits */
  29 #define  PCI_COMMAND_IO         0x1     /* Enable response in I/O space */
  30 #define  PCI_COMMAND_MEMORY     0x2     /* Enable response in Memory space */
  31 #define  PCI_COMMAND_MASTER     0x4     /* Enable bus mastering */
  32 #define  PCI_COMMAND_SPECIAL    0x8     /* Enable response to special cycles */
  33 #define  PCI_COMMAND_INVALIDATE 0x10    /* Use memory write and invalidate */
  34 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
  35 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
  36 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
  37 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
  38 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
  39 #define  PCI_COMMAND_INTX_DISABLE 0x400 /* INTx Emulation Disable */
  40
  41 #define PCI_STATUS              0x06    /* 16 bits */
  42 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
  43 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
  44 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
  45 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
  46 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
  47 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
  48 #define  PCI_STATUS_DEVSEL_FAST 0x000
  49 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
  50 #define  PCI_STATUS_DEVSEL_SLOW 0x400
  51 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
  52 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
  53 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
  54 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
  55 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
  56
  57 #define PCI_CLASS_REVISION      0x08    /* High 24 bits are class, low 8
  58                                            revision */
  59 #define PCI_REVISION_ID         0x08    /* Revision ID */
  60 #define PCI_CLASS_PROG          0x09    /* Reg. Level Programming Interface */
  61 #define PCI_CLASS_DEVICE        0x0a    /* Device class */
  62
  63 #define PCI_CACHE_LINE_SIZE     0x0c    /* 8 bits */
  64 #define PCI_LATENCY_TIMER       0x0d    /* 8 bits */
  65 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
  66 #define  PCI_HEADER_TYPE_NORMAL 0
  67 #define  PCI_HEADER_TYPE_BRIDGE 1
  68 #define  PCI_HEADER_TYPE_CARDBUS 2
  69
  70 #define PCI_BIST                0x0f    /* 8 bits */
  71 #define  PCI_BIST_CODE_MASK     0x0f    /* Return result */
  72 #define  PCI_BIST_START         0x40    /* 1 to start BIST, 2 secs or less */
  73 #define  PCI_BIST_CAPABLE       0x80    /* 1 if BIST capable */
  74
  75 /*
  76  * Base addresses specify locations in memory or I/O space.
  77  * Decoded size can be determined by writing a value of
  78  * 0xffffffff to the register, and reading it back.  Only
  79  * 1 bits are decoded.
  80  */
  81 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
  82 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits [htype 0,1 only] */
  83 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits [htype 0 only] */
  84 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
  85 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
  86 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
  87 #define  PCI_BASE_ADDRESS_SPACE 0x01    /* 0 = memory, 1 = I/O */
  88 #define  PCI_BASE_ADDRESS_SPACE_IO 0x01
  89 #define  PCI_BASE_ADDRESS_SPACE_MEMORY 0x00
  90 #define  PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
  91 #define  PCI_BASE_ADDRESS_MEM_TYPE_32   0x00    /* 32 bit address */
  92 #define  PCI_BASE_ADDRESS_MEM_TYPE_1M   0x02    /* Below 1M [obsolete] */
  93 #define  PCI_BASE_ADDRESS_MEM_TYPE_64   0x04    /* 64 bit address */
  94 #define  PCI_BASE_ADDRESS_MEM_PREFETCH  0x08    /* prefetchable? */
  95 #define  PCI_BASE_ADDRESS_MEM_MASK      (~0x0fUL)
  96 #define  PCI_BASE_ADDRESS_IO_MASK       (~0x03UL)
  97 /* bit 1 is reserved if address_space = 1 */
  98
  99 /* Header type 0 (normal devices) */
 100 #define PCI_CARDBUS_CIS         0x28
 101 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
 102 #define PCI_SUBSYSTEM_ID        0x2e
 103 #define PCI_ROM_ADDRESS         0x30    /* Bits 31..11 are address, 10..1 reserved */
 104 #define  PCI_ROM_ADDRESS_ENABLE 0x01
 105 #define PCI_ROM_ADDRESS_MASK    (~0x7ffUL)
 106
 107 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
 108
 109 /* 0x35-0x3b are reserved */
 110 #define PCI_INTERRUPT_LINE      0x3c    /* 8 bits */
 111 #define PCI_INTERRUPT_PIN       0x3d    /* 8 bits */
 112 #define PCI_MIN_GNT             0x3e    /* 8 bits */
 113 #define PCI_MAX_LAT             0x3f    /* 8 bits */
 114
 115 /* Header type 1 (PCI-to-PCI bridges) */
 116 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
 117 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
 118 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
 119 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
 120 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
 121 #define PCI_IO_LIMIT            0x1d
 122 #define  PCI_IO_RANGE_TYPE_MASK 0x0fUL  /* I/O bridging type */
 123 #define  PCI_IO_RANGE_TYPE_16   0x00
 124 #define  PCI_IO_RANGE_TYPE_32   0x01
 125 #define  PCI_IO_RANGE_MASK      (~0x0fUL)
 126 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
 127 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
 128 #define PCI_MEMORY_LIMIT        0x22
 129 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0fUL
 130 #define  PCI_MEMORY_RANGE_MASK  (~0x0fUL)
 131 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
 132 #define PCI_PREF_MEMORY_LIMIT   0x26
 133 #define  PCI_PREF_RANGE_TYPE_MASK 0x0fUL
 134 #define  PCI_PREF_RANGE_TYPE_32 0x00
 135 #define  PCI_PREF_RANGE_TYPE_64 0x01
 136 #define  PCI_PREF_RANGE_MASK    (~0x0fUL)
 137 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
 138 #define PCI_PREF_LIMIT_UPPER32  0x2c
 139 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
 140 #define PCI_IO_LIMIT_UPPER16    0x32
 141 /* 0x34 same as for htype 0 */
 142 /* 0x35-0x3b is reserved */
 143 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
 144 /* 0x3c-0x3d are same as for htype 0 */
 145 #define PCI_BRIDGE_CONTROL      0x3e
 146 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
 147 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
 148 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
 149 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
 150 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
 151 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
 152 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
 153
 154 /* Header type 2 (CardBus bridges) */
 155 #define PCI_CB_CAPABILITY_LIST  0x14
 156 /* 0x15 reserved */
 157 #define PCI_CB_SEC_STATUS       0x16    /* Secondary status */
 158 #define PCI_CB_PRIMARY_BUS      0x18    /* PCI bus number */
 159 #define PCI_CB_CARD_BUS         0x19    /* CardBus bus number */
 160 #define PCI_CB_SUBORDINATE_BUS  0x1a    /* Subordinate bus number */
 161 #define PCI_CB_LATENCY_TIMER    0x1b    /* CardBus latency timer */
 162 #define PCI_CB_MEMORY_BASE_0    0x1c
 163 #define PCI_CB_MEMORY_LIMIT_0   0x20
 164 #define PCI_CB_MEMORY_BASE_1    0x24
 165 #define PCI_CB_MEMORY_LIMIT_1   0x28
 166 #define PCI_CB_IO_BASE_0        0x2c
 167 #define PCI_CB_IO_BASE_0_HI     0x2e
 168 #define PCI_CB_IO_LIMIT_0       0x30
 169 #define PCI_CB_IO_LIMIT_0_HI    0x32
 170 #define PCI_CB_IO_BASE_1        0x34
 171 #define PCI_CB_IO_BASE_1_HI     0x36
 172 #define PCI_CB_IO_LIMIT_1       0x38
 173 #define PCI_CB_IO_LIMIT_1_HI    0x3a
 174 #define  PCI_CB_IO_RANGE_MASK   (~0x03UL)
 175 /* 0x3c-0x3d are same as for htype 0 */
 176 #define PCI_CB_BRIDGE_CONTROL   0x3e
 177 #define  PCI_CB_BRIDGE_CTL_PARITY       0x01    /* Similar to standard bridge control register */
 178 #define  PCI_CB_BRIDGE_CTL_SERR         0x02
 179 #define  PCI_CB_BRIDGE_CTL_ISA          0x04
 180 #define  PCI_CB_BRIDGE_CTL_VGA          0x08
 181 #define  PCI_CB_BRIDGE_CTL_MASTER_ABORT 0x20
 182 #define  PCI_CB_BRIDGE_CTL_CB_RESET     0x40    /* CardBus reset */
 183 #define  PCI_CB_BRIDGE_CTL_16BIT_INT    0x80    /* Enable interrupt for 16-bit cards */
 184 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM0 0x100  /* Prefetch enable for both memory regions */
 185 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM1 0x200
 186 #define  PCI_CB_BRIDGE_CTL_POST_WRITES  0x400
 187 #define PCI_CB_SUBSYSTEM_VENDOR_ID 0x40
 188 #define PCI_CB_SUBSYSTEM_ID     0x42
 189 #define PCI_CB_LEGACY_MODE_BASE 0x44    /* 16-bit PC Card legacy mode base address (ExCa) */
 190 /* 0x48-0x7f reserved */
 191
 192 /* Capability lists */
 193
 194 #define PCI_CAP_LIST_ID         0       /* Capability ID */
 195 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
 196 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
 197 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
 198 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
 199 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
 200 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
 201 #define  PCI_CAP_ID_PCIX        0x07    /* PCI-X */
 202 #define  PCI_CAP_ID_SHPC        0x0C    /* PCI Standard Hot-Plug Controller */
 203 #define  PCI_CAP_ID_EXP         0x10    /* PCI Express */
 204 #define  PCI_CAP_ID_MSIX        0x11    /* MSI-X */
 205 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
 206 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
 207 #define PCI_CAP_SIZEOF          4
 208
 209 /* Power Management Registers */
 210
 211 #define PCI_PM_PMC              2       /* PM Capabilities Register */
 212 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
 213 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
 214 #define  PCI_PM_CAP_RESERVED    0x0010  /* Reserved field */
 215 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
 216 #define  PCI_PM_CAP_AUX_POWER   0x01C0  /* Auxilliary power support mask */
 217 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
 218 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
 219 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
 220 #define  PCI_PM_CAP_PME_MASK    0xF800  /* PME Mask of all supported states */
 221 #define  PCI_PM_CAP_PME_D0      0x0800  /* PME# from D0 */
 222 #define  PCI_PM_CAP_PME_D1      0x1000  /* PME# from D1 */
 223 #define  PCI_PM_CAP_PME_D2      0x2000  /* PME# from D2 */
 224 #define  PCI_PM_CAP_PME_D3      0x4000  /* PME# from D3 (hot) */
 225 #define  PCI_PM_CAP_PME_D3cold  0x8000  /* PME# from D3 (cold) */
 226 #define PCI_PM_CTRL             4       /* PM control and status register */
 227 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
 228 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
 229 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
 230 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
 231 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
 232 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
 233 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
 234 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
 235 #define PCI_PM_DATA_REGISTER    7       /* (??) */
 236 #define PCI_PM_SIZEOF           8
 237
 238 /* AGP registers */
 239
 240 #define PCI_AGP_VERSION         2       /* BCD version number */
 241 #define PCI_AGP_RFU             3       /* Rest of capability flags */
 242 #define PCI_AGP_STATUS          4       /* Status register */
 243 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
 244 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
 245 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
 246 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
 247 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
 248 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
 249 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
 250 #define PCI_AGP_COMMAND         8       /* Control register */
 251 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
 252 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
 253 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
 254 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
 255 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
 256 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
 257 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 2x rate */
 258 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 1x rate */
 259 #define PCI_AGP_SIZEOF          12
 260
 261 /* Vital Product Data */
 262
 263 #define PCI_VPD_ADDR            2       /* Address to access (15 bits!) */
 264 #define  PCI_VPD_ADDR_MASK      0x7fff  /* Address mask */
 265 #define  PCI_VPD_ADDR_F         0x8000  /* Write 0, 1 indicates completion */
 266 #define PCI_VPD_DATA            4       /* 32-bits of data returned here */
 267
 268 /* Slot Identification */
 269
 270 #define PCI_SID_ESR             2       /* Expansion Slot Register */
 271 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
 272 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
 273 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
 274
 275 /* Message Signalled Interrupts registers */
 276
 277 #define PCI_MSI_FLAGS           2       /* Various flags */
 278 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
 279 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
 280 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
 281 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
 282 #define  PCI_MSI_FLAGS_MASKBIT  0x100   /* 64-bit mask bits allowed */
 283 #define PCI_MSI_RFU             3       /* Rest of capability flags */
 284 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
 285 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
 286 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
 287 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
 288 #define PCI_MSI_MASK_BIT        16      /* Mask bits register */
 289
 290 /* CompactPCI Hotswap Register */
 291
 292 #define PCI_CHSWP_CSR           2       /* Control and Status Register */
 293 #define  PCI_CHSWP_DHA          0x01    /* Device Hiding Arm */
 294 #define  PCI_CHSWP_EIM          0x02    /* ENUM# Signal Mask */
 295 #define  PCI_CHSWP_PIE          0x04    /* Pending Insert or Extract */
 296 #define  PCI_CHSWP_LOO          0x08    /* LED On / Off */
 297 #define  PCI_CHSWP_PI           0x30    /* Programming Interface */
 298 #define  PCI_CHSWP_EXT          0x40    /* ENUM# status - extraction */
 299 #define  PCI_CHSWP_INS          0x80    /* ENUM# status - insertion */
 300
 301 /* PCI-X registers */
 302
 303 #define PCI_X_CMD               2       /* Modes & Features */
 304 #define  PCI_X_CMD_DPERR_E      0x0001  /* Data Parity Error Recovery Enable */
 305 #define  PCI_X_CMD_ERO          0x0002  /* Enable Relaxed Ordering */
 306 #define  PCI_X_CMD_MAX_READ     0x000c  /* Max Memory Read Byte Count */
 307 #define  PCI_X_CMD_MAX_SPLIT    0x0070  /* Max Outstanding Split Transactions */
 308 #define  PCI_X_CMD_VERSION(x)   (((x) >> 12) & 3) /* Version */
 309 #define PCI_X_STATUS            4       /* PCI-X capabilities */
 310 #define  PCI_X_STATUS_DEVFN     0x000000ff      /* A copy of devfn */
 311 #define  PCI_X_STATUS_BUS       0x0000ff00      /* A copy of bus nr */
 312 #define  PCI_X_STATUS_64BIT     0x00010000      /* 64-bit device */
 313 #define  PCI_X_STATUS_133MHZ    0x00020000      /* 133 MHz capable */
 314 #define  PCI_X_STATUS_SPL_DISC  0x00040000      /* Split Completion Discarded */
 315 #define  PCI_X_STATUS_UNX_SPL   0x00080000      /* Unexpected Split Completion */
 316 #define  PCI_X_STATUS_COMPLEX   0x00100000      /* Device Complexity */
 317 #define  PCI_X_STATUS_MAX_READ  0x00600000      /* Designed Max Memory Read Count */
 318 #define  PCI_X_STATUS_MAX_SPLIT 0x03800000      /* Designed Max Outstanding Split Transactions */
 319 #define  PCI_X_STATUS_MAX_CUM   0x1c000000      /* Designed Max Cumulative Read Size */
 320 #define  PCI_X_STATUS_SPL_ERR   0x20000000      /* Rcvd Split Completion Error Msg */
 321 #define  PCI_X_STATUS_266MHZ    0x40000000      /* 266 MHz capable */
 322 #define  PCI_X_STATUS_533MHZ    0x80000000      /* 533 MHz capable */
 323
 324 /* Extended Capabilities (PCI-X 2.0 and Express) */
 325 #define PCI_EXT_CAP_ID(header)          (header & 0x0000ffff)
 326 #define PCI_EXT_CAP_VER(header)         ((header >> 16) & 0xf)
 327 #define PCI_EXT_CAP_NEXT(header)        ((header >> 20) & 0xffc)
 328
 329 #define PCI_EXT_CAP_ID_ERR      1
 330 #define PCI_EXT_CAP_ID_VC       2
 331 #define PCI_EXT_CAP_ID_DSN      3
 332 #define PCI_EXT_CAP_ID_PWR      4
 333
 334 /* Advanced Error Reporting */
 335 #define PCI_ERR_UNCOR_STATUS    4       /* Uncorrectable Error Status */
 336 #define  PCI_ERR_UNC_TRAIN      0x00000001      /* Training */
 337 #define  PCI_ERR_UNC_DLP        0x00000010      /* Data Link Protocol */
 338 #define  PCI_ERR_UNC_POISON_TLP 0x00001000      /* Poisoned TLP */
 339 #define  PCI_ERR_UNC_FCP        0x00002000      /* Flow Control Protocol */
 340 #define  PCI_ERR_UNC_COMP_TIME  0x00004000      /* Completion Timeout */
 341 #define  PCI_ERR_UNC_COMP_ABORT 0x00008000      /* Completer Abort */
 342 #define  PCI_ERR_UNC_UNX_COMP   0x00010000      /* Unexpected Completion */
 343 #define  PCI_ERR_UNC_RX_OVER    0x00020000      /* Receiver Overflow */
 344 #define  PCI_ERR_UNC_MALF_TLP   0x00040000      /* Malformed TLP */
 345 #define  PCI_ERR_UNC_ECRC       0x00080000      /* ECRC Error Status */
 346 #define  PCI_ERR_UNC_UNSUP      0x00100000      /* Unsupported Request */
 347 #define PCI_ERR_UNCOR_MASK      8       /* Uncorrectable Error Mask */
 348         /* Same bits as above */
 349 #define PCI_ERR_UNCOR_SEVER     12      /* Uncorrectable Error Severity */
 350         /* Same bits as above */
 351 #define PCI_ERR_COR_STATUS      16      /* Correctable Error Status */
 352 #define  PCI_ERR_COR_RCVR       0x00000001      /* Receiver Error Status */
 353 #define  PCI_ERR_COR_BAD_TLP    0x00000040      /* Bad TLP Status */
 354 #define  PCI_ERR_COR_BAD_DLLP   0x00000080      /* Bad DLLP Status */
 355 #define  PCI_ERR_COR_REP_ROLL   0x00000100      /* REPLAY_NUM Rollover */
 356 #define  PCI_ERR_COR_REP_TIMER  0x00001000      /* Replay Timer Timeout */
 357 #define PCI_ERR_COR_MASK        20      /* Correctable Error Mask */
 358         /* Same bits as above */
 359 #define PCI_ERR_CAP             24      /* Advanced Error Capabilities */
 360 #define  PCI_ERR_CAP_FEP(x)     ((x) & 31)      /* First Error Pointer */
 361 #define  PCI_ERR_CAP_ECRC_GENC  0x00000020      /* ECRC Generation Capable */
 362 #define  PCI_ERR_CAP_ECRC_GENE  0x00000040      /* ECRC Generation Enable */
 363 #define  PCI_ERR_CAP_ECRC_CHKC  0x00000080      /* ECRC Check Capable */
 364 #define  PCI_ERR_CAP_ECRC_CHKE  0x00000100      /* ECRC Check Enable */
 365 #define PCI_ERR_HEADER_LOG      28      /* Header Log Register (16 bytes) */
 366 #define PCI_ERR_ROOT_COMMAND    44      /* Root Error Command */
 367 #define PCI_ERR_ROOT_STATUS     48
 368 #define PCI_ERR_ROOT_COR_SRC    52
 369 #define PCI_ERR_ROOT_SRC        54
 370
 371 /* Virtual Channel */
 372 #define PCI_VC_PORT_REG1        4
 373 #define PCI_VC_PORT_REG2        8
 374 #define PCI_VC_PORT_CTRL        12
 375 #define PCI_VC_PORT_STATUS      14
 376 #define PCI_VC_RES_CAP          16
 377 #define PCI_VC_RES_CTRL         20
 378 #define PCI_VC_RES_STATUS       26
 379
 380 /* Power Budgeting */
 381 #define PCI_PWR_DSR             4       /* Data Select Register */
 382 #define PCI_PWR_DATA            8       /* Data Register */
 383 #define  PCI_PWR_DATA_BASE(x)   ((x) & 0xff)        /* Base Power */
 384 #define  PCI_PWR_DATA_SCALE(x)  (((x) >> 8) & 3)    /* Data Scale */
 385 #define  PCI_PWR_DATA_PM_SUB(x) (((x) >> 10) & 7)   /* PM Sub State */
 386 #define  PCI_PWR_DATA_PM_STATE(x) (((x) >> 13) & 3) /* PM State */
 387 #define  PCI_PWR_DATA_TYPE(x)   (((x) >> 15) & 7)   /* Type */
 388 #define  PCI_PWR_DATA_RAIL(x)   (((x) >> 18) & 7)   /* Power Rail */
 389 #define PCI_PWR_CAP             12      /* Capability */
 390 #define  PCI_PWR_CAP_BUDGET(x)  ((x) & 1)       /* Included in system budget */
 391
 392 /* Include the ID list */
 393
 394 #include <linux/pci_ids.h>
 395
 396 /*
 397  * The PCI interface treats multi-function devices as independent
 398  * devices.  The slot/function address of each device is encoded
 399  * in a single byte as follows:
 400  *
 401  *      7:3 = slot
 402  *      2:0 = function
 403  */
 404 #define PCI_DEVFN(slot,func)    ((((slot) & 0x1f) << 3) | ((func) & 0x07))
 405 #define PCI_SLOT(devfn)         (((devfn) >> 3) & 0x1f)
 406 #define PCI_FUNC(devfn)         ((devfn) & 0x07)
 407
 408 /* Ioctls for /proc/bus/pci/X/Y nodes. */
 409 #define PCIIOC_BASE             ('P' << 24 | 'C' << 16 | 'I' << 8)
 410 #define PCIIOC_CONTROLLER       (PCIIOC_BASE | 0x00)    /* Get controller for PCI device. */
 411 #define PCIIOC_MMAP_IS_IO       (PCIIOC_BASE | 0x01)    /* Set mmap state to I/O space. */
 412 #define PCIIOC_MMAP_IS_MEM      (PCIIOC_BASE | 0x02)    /* Set mmap state to MEM space. */
 413 #define PCIIOC_WRITE_COMBINE    (PCIIOC_BASE | 0x03)    /* Enable/disable write-combining. */
 414
 415 #ifdef __KERNEL__
 416
 417 #include <linux/types.h>
 418 #include <linux/config.h>
 419 #include <linux/ioport.h>
 420 #include <linux/list.h>
 421 #include <linux/errno.h>
 422 #include <linux/device.h>
 423
 424 /* File state for mmap()s on /proc/bus/pci/X/Y */
 425 enum pci_mmap_state {
 426         pci_mmap_io,
 427         pci_mmap_mem
 428 };
 429
 430 /* This defines the direction arg to the DMA mapping routines. */
 431 #define PCI_DMA_BIDIRECTIONAL   0
 432 #define PCI_DMA_TODEVICE        1
 433 #define PCI_DMA_FROMDEVICE      2
 434 #define PCI_DMA_NONE            3
 435
 436 #define DEVICE_COUNT_COMPATIBLE 4
 437 #define DEVICE_COUNT_RESOURCE   12
 438
 439 /*
 440  * The pci_dev structure is used to describe PCI devices.
 441  */
 442 struct pci_dev {
 443         struct list_head global_list;   /* node in list of all PCI devices */
 444         struct list_head bus_list;      /* node in per-bus list */
 445         struct pci_bus  *bus;           /* bus this device is on */
 446         struct pci_bus  *subordinate;   /* bus this device bridges to */
 447
 448         void            *sysdata;       /* hook for sys-specific extension */
 449         struct proc_dir_entry *procent; /* device entry in /proc/bus/pci */
 450
 451         unsigned int    devfn;          /* encoded device & function index */
 452         unsigned short  vendor;
 453         unsigned short  device;
 454         unsigned short  subsystem_vendor;
 455         unsigned short  subsystem_device;
 456         unsigned int    class;          /* 3 bytes: (base,sub,prog-if) */
 457         u8              hdr_type;       /* PCI header type (`multi' flag masked out) */
 458         u8              rom_base_reg;   /* which config register controls the ROM */
 459
 460         struct pci_driver *driver;      /* which driver has allocated this device */
 461         u64             dma_mask;       /* Mask of the bits of bus address this
 462                                            device implements.  Normally this is
 463                                            0xffffffff.  You only need to change
 464                                            this if your device has broken DMA
 465                                            or supports 64-bit transfers.  */
 466
 467         u32             current_state;  /* Current operating state. In ACPI-speak,
 468                                            this is D0-D3, D0 being fully functional,
 469                                            and D3 being off. */
 470
 471         struct  device  dev;            /* Generic device interface */
 472
 473         /* device is compatible with these IDs */
 474         unsigned short vendor_compatible[DEVICE_COUNT_COMPATIBLE];
 475         unsigned short device_compatible[DEVICE_COUNT_COMPATIBLE];
 476
 477         int             cfg_size;       /* Size of configuration space */
 478
 479         /*
 480          * Instead of touching interrupt line and base address registers
 481          * directly, use the values stored here. They might be different!
 482          */
 483         unsigned int    irq;
 484         struct resource resource[DEVICE_COUNT_RESOURCE]; /* I/O and memory regions + expansion ROMs */
 485
 486         char *          slot_name;      /* pointer to dev.bus_id */
 487
 488         /* These fields are used by common fixups */
 489         unsigned int    transparent:1;  /* Transparent PCI bridge */
 490         unsigned int    multifunction:1;/* Part of multi-function device */
 491         /* keep track of device state */
 492         unsigned int    is_enabled:1;   /* pci_enable_device has been called */
 493         unsigned int    is_busmaster:1; /* device is busmaster */
 494
 495         unsigned int    saved_config_space[16]; /* config space saved at suspend time */
 496 #ifdef CONFIG_PCI_NAMES
 497 #define PCI_NAME_SIZE   96
 498 #define PCI_NAME_HALF   __stringify(43) /* less than half to handle slop */
 499         char            pretty_name[PCI_NAME_SIZE];     /* pretty name for users to see */
 500 #endif
 501 };
 502
 503 #define pci_dev_g(n) list_entry(n, struct pci_dev, global_list)
 504 #define pci_dev_b(n) list_entry(n, struct pci_dev, bus_list)
 505 #define to_pci_dev(n) container_of(n, struct pci_dev, dev)
 506
 507 /*
 508  *  For PCI devices, the region numbers are assigned this way:
 509  *
 510  *      0-5     standard PCI regions
 511  *      6       expansion ROM
 512  *      7-10    bridges: address space assigned to buses behind the bridge
 513  */
 514
 515 #define PCI_ROM_RESOURCE 6
 516 #define PCI_BRIDGE_RESOURCES 7
 517 #define PCI_NUM_RESOURCES 11
 518
 519 #ifndef PCI_BUS_NUM_RESOURCES
 520 #define PCI_BUS_NUM_RESOURCES 4
 521 #endif
 522
 523 #define PCI_REGION_FLAG_MASK 0x0fU      /* These bits of resource flags tell us the PCI region flags */
 524
 525 struct pci_bus {
 526         struct list_head node;          /* node in list of buses */
 527         struct pci_bus  *parent;        /* parent bus this bridge is on */
 528         struct list_head children;      /* list of child buses */
 529         struct list_head devices;       /* list of devices on this bus */
 530         struct pci_dev  *self;          /* bridge device as seen by parent */
 531         struct resource *resource[PCI_BUS_NUM_RESOURCES];
 532                                         /* address space routed to this bus */
 533
 534         struct pci_ops  *ops;           /* configuration access functions */
 535         void            *sysdata;       /* hook for sys-specific extension */
 536         struct proc_dir_entry *procdir; /* directory entry in /proc/bus/pci */
 537
 538         unsigned char   number;         /* bus number */
 539         unsigned char   primary;        /* number of primary bridge */
 540         unsigned char   secondary;      /* number of secondary bridge */
 541         unsigned char   subordinate;    /* max number of subordinate buses */
 542
 543         char            name[48];
 544
 545         unsigned short  bridge_ctl;     /* manage NO_ISA/FBB/et al behaviors */
 546         unsigned short  pad2;
 547         struct device           *bridge;
 548         struct class_device     class_dev;
 549 };
 550
 551 #define pci_bus_b(n)    list_entry(n, struct pci_bus, node)
 552 #define to_pci_bus(n)   container_of(n, struct pci_bus, class_dev)
 553
 554 /*
 555  * Error values that may be returned by PCI functions.
 556  */
 557 #define PCIBIOS_SUCCESSFUL              0x00
 558 #define PCIBIOS_FUNC_NOT_SUPPORTED      0x81
 559 #define PCIBIOS_BAD_VENDOR_ID           0x83
 560 #define PCIBIOS_DEVICE_NOT_FOUND        0x86
 561 #define PCIBIOS_BAD_REGISTER_NUMBER     0x87
 562 #define PCIBIOS_SET_FAILED              0x88
 563 #define PCIBIOS_BUFFER_TOO_SMALL        0x89
 564
 565 /* Low-level architecture-dependent routines */
 566
 567 struct pci_ops {
 568         int (*read)(struct pci_bus *bus, unsigned int devfn, int where, int size, u32 *val);
 569         int (*write)(struct pci_bus *bus, unsigned int devfn, int where, int size, u32 val);
 570 };
 571
 572 struct pci_raw_ops {
 573         int (*read)(int dom, int bus, int devfn, int reg, int len, u32 *val);
 574         int (*write)(int dom, int bus, int devfn, int reg, int len, u32 val);
 575 };
 576
 577 extern struct pci_raw_ops *raw_pci_ops;
 578
 579 struct pci_bus_region {
 580         unsigned long start;
 581         unsigned long end;
 582 };
 583
 584 struct pci_dynids {
 585         spinlock_t lock;            /* protects list, index */
 586         struct list_head list;      /* for IDs added at runtime */
 587         unsigned int use_driver_data:1; /* pci_driver->driver_data is used */
 588 };
 589
 590 struct pci_driver {
 591         struct list_head node;
 592         char *name;
 593         const struct pci_device_id *id_table;   /* must be non-NULL for probe to be called */
 594         int  (*probe)  (struct pci_dev *dev, const struct pci_device_id *id);   /* New device inserted */
 595         void (*remove) (struct pci_dev *dev);   /* Device removed (NULL if not a hot-plug capable driver) */
 596         int  (*suspend) (struct pci_dev *dev, u32 state);       /* Device suspended */
 597         int  (*resume) (struct pci_dev *dev);                   /* Device woken up */
 598         int  (*enable_wake) (struct pci_dev *dev, u32 state, int enable);   /* Enable wake event */
 599
 600         struct device_driver    driver;
 601         struct pci_dynids dynids;
 602 };
 603
 604 #define to_pci_driver(drv) container_of(drv,struct pci_driver, driver)
 605
 606 /**
 607  * PCI_DEVICE - macro used to describe a specific pci device
 608  * @vend: the 16 bit PCI Vendor ID
 609  * @dev: the 16 bit PCI Device ID
 610  *
 611  * This macro is used to create a struct pci_device_id that matches a
 612  * specific device.  The subvendor and subdevice fields will be set to
 613  * PCI_ANY_ID.
 614  */
 615 #define PCI_DEVICE(vend,dev) \
 616         .vendor = (vend), .device = (dev), \
 617         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
 618
 619 /**
 620  * PCI_DEVICE_CLASS - macro used to describe a specific pci device class
 621  * @dev_class: the class, subclass, prog-if triple for this device
 622  * @dev_class_mask: the class mask for this device
 623  *
 624  * This macro is used to create a struct pci_device_id that matches a
 625  * specific PCI class.  The vendor, device, subvendor, and subdevice
 626  * fields will be set to PCI_ANY_ID.
 627  */
 628 #define PCI_DEVICE_CLASS(dev_class,dev_class_mask) \
 629         .class = (dev_class), .class_mask = (dev_class_mask), \
 630         .vendor = PCI_ANY_ID, .device = PCI_ANY_ID, \
 631         .subvendor = PCI_ANY_ID, .subdevice = PCI_ANY_ID
 632
 633 /* these external functions are only available when PCI support is enabled */
 634 #ifdef CONFIG_PCI
 635
 636 extern struct bus_type pci_bus_type;
 637
 638 /* Do NOT directly access these two variables, unless you are arch specific pci
 639  * code, or pci core code. */
 640 extern struct list_head pci_root_buses; /* list of all known PCI buses */
 641 extern struct list_head pci_devices;    /* list of all devices */
 642
 643 void pcibios_fixup_bus(struct pci_bus *);
 644 int pcibios_enable_device(struct pci_dev *, int mask);
 645 char *pcibios_setup (char *str);
 646
 647 /* Used only when drivers/pci/setup.c is used */
 648 void pcibios_align_resource(void *, struct resource *,
 649                             unsigned long, unsigned long);
 650 void pcibios_update_irq(struct pci_dev *, int irq);
 651
 652 /* Generic PCI functions used internally */
 653
 654 extern struct pci_bus *pci_find_bus(int domain, int busnr);
 655 struct pci_bus *pci_scan_bus_parented(struct device *parent, int bus, struct pci_ops *ops, void *sysdata);
 656 static inline struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops, void *sysdata)
 657 {
 658         return pci_scan_bus_parented(NULL, bus, ops, sysdata);
 659 }
 660 int pci_scan_slot(struct pci_bus *bus, int devfn);
 661 struct pci_dev * pci_scan_single_device(struct pci_bus *bus, int devfn);
 662 void pci_bus_add_devices(struct pci_bus *bus);
 663 void pci_name_device(struct pci_dev *dev);
 664 char *pci_class_name(u32 class);
 665 void pci_read_bridge_bases(struct pci_bus *child);
 666 struct resource *pci_find_parent_resource(const struct pci_dev *dev, struct resource *res);
 667 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge);
 668 extern struct pci_dev *pci_dev_get(struct pci_dev *dev);
 669 extern void pci_dev_put(struct pci_dev *dev);
 670
 671 extern void pci_remove_bus_device(struct pci_dev *dev);
 672
 673 /* Generic PCI functions exported to card drivers */
 674
 675 struct pci_dev *pci_find_device (unsigned int vendor, unsigned int device, const struct pci_dev *from);
 676 struct pci_dev *pci_find_device_reverse (unsigned int vendor, unsigned int device, const struct pci_dev *from);
 677 struct pci_dev *pci_find_subsys (unsigned int vendor, unsigned int device,
 678                                  unsigned int ss_vendor, unsigned int ss_device,
 679                                  const struct pci_dev *from);
 680 struct pci_dev *pci_find_class (unsigned int class, const struct pci_dev *from);
 681 struct pci_dev *pci_find_slot (unsigned int bus, unsigned int devfn);
 682 int pci_find_capability (struct pci_dev *dev, int cap);
 683 int pci_find_ext_capability (struct pci_dev *dev, int cap);
 684 struct pci_bus * pci_find_next_bus(const struct pci_bus *from);
 685
 686 struct pci_dev *pci_get_device (unsigned int vendor, unsigned int device, struct pci_dev *from);
 687 struct pci_dev *pci_get_subsys (unsigned int vendor, unsigned int device,
 688                                 unsigned int ss_vendor, unsigned int ss_device,
 689                                 struct pci_dev *from);
 690 struct pci_dev *pci_get_slot (struct pci_bus *bus, unsigned int devfn);
 691
 692 int pci_bus_read_config_byte (struct pci_bus *bus, unsigned int devfn, int where, u8 *val);
 693 int pci_bus_read_config_word (struct pci_bus *bus, unsigned int devfn, int where, u16 *val);
 694 int pci_bus_read_config_dword (struct pci_bus *bus, unsigned int devfn, int where, u32 *val);
 695 int pci_bus_write_config_byte (struct pci_bus *bus, unsigned int devfn, int where, u8 val);
 696 int pci_bus_write_config_word (struct pci_bus *bus, unsigned int devfn, int where, u16 val);
 697 int pci_bus_write_config_dword (struct pci_bus *bus, unsigned int devfn, int where, u32 val);
 698
 699 static inline int pci_read_config_byte(struct pci_dev *dev, int where, u8 *val)
 700 {
 701         return pci_bus_read_config_byte (dev->bus, dev->devfn, where, val);
 702 }
 703 static inline int pci_read_config_word(struct pci_dev *dev, int where, u16 *val)
 704 {
 705         return pci_bus_read_config_word (dev->bus, dev->devfn, where, val);
 706 }
 707 static inline int pci_read_config_dword(struct pci_dev *dev, int where, u32 *val)
 708 {
 709         return pci_bus_read_config_dword (dev->bus, dev->devfn, where, val);
 710 }
 711 static inline int pci_write_config_byte(struct pci_dev *dev, int where, u8 val)
 712 {
 713         return pci_bus_write_config_byte (dev->bus, dev->devfn, where, val);
 714 }
 715 static inline int pci_write_config_word(struct pci_dev *dev, int where, u16 val)
 716 {
 717         return pci_bus_write_config_word (dev->bus, dev->devfn, where, val);
 718 }
 719 static inline int pci_write_config_dword(struct pci_dev *dev, int where, u32 val)
 720 {
 721         return pci_bus_write_config_dword (dev->bus, dev->devfn, where, val);
 722 }
 723
 724 int pci_enable_device(struct pci_dev *dev);
 725 int pci_enable_device_bars(struct pci_dev *dev, int mask);
 726 void pci_disable_device(struct pci_dev *dev);
 727 void pci_set_master(struct pci_dev *dev);
 728 #define HAVE_PCI_SET_MWI
 729 int pci_set_mwi(struct pci_dev *dev);
 730 void pci_clear_mwi(struct pci_dev *dev);
 731 int pci_set_dma_mask(struct pci_dev *dev, u64 mask);
 732 int pci_dac_set_dma_mask(struct pci_dev *dev, u64 mask);
 733 int pci_set_consistent_dma_mask(struct pci_dev *dev, u64 mask);
 734 int pci_assign_resource(struct pci_dev *dev, int i);
 735
 736 /* Power management related routines */
 737 int pci_save_state(struct pci_dev *dev, u32 *buffer);
 738 int pci_restore_state(struct pci_dev *dev, u32 *buffer);
 739 int pci_set_power_state(struct pci_dev *dev, int state);
 740 int pci_enable_wake(struct pci_dev *dev, u32 state, int enable);
 741
 742 /* Helper functions for low-level code (drivers/pci/setup-[bus,res].c) */
 743 void pci_bus_assign_resources(struct pci_bus *bus);
 744 void pci_bus_size_bridges(struct pci_bus *bus);
 745 int pci_claim_resource(struct pci_dev *, int);
 746 void pci_assign_unassigned_resources(void);
 747 void pdev_enable_device(struct pci_dev *);
 748 void pdev_sort_resources(struct pci_dev *, struct resource_list *);
 749 void pci_fixup_irqs(u8 (*)(struct pci_dev *, u8 *),
 750                     int (*)(struct pci_dev *, u8, u8));
 751 #define HAVE_PCI_REQ_REGIONS    2
 752 int pci_request_regions(struct pci_dev *, char *);
 753 void pci_release_regions(struct pci_dev *);
 754 int pci_request_region(struct pci_dev *, int, char *);
 755 void pci_release_region(struct pci_dev *, int);
 756
 757 /* drivers/pci/bus.c */
 758 int pci_bus_alloc_resource(struct pci_bus *bus, struct resource *res,
 759                            unsigned long size, unsigned long align,
 760                            unsigned long min, unsigned int type_mask,
 761                            void (*alignf)(void *, struct resource *,
 762                                           unsigned long, unsigned long),
 763                            void *alignf_data);
 764 void pci_enable_bridges(struct pci_bus *bus);
 765
 766 /* New-style probing supporting hot-pluggable devices */
 767 int pci_register_driver(struct pci_driver *);
 768 void pci_unregister_driver(struct pci_driver *);
 769 void pci_remove_behind_bridge(struct pci_dev *);
 770 struct pci_driver *pci_dev_driver(const struct pci_dev *);
 771 const struct pci_device_id *pci_match_device(const struct pci_device_id *ids, const struct pci_dev *dev);
 772 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev * dev, int max, int pass);
 773
 774 /* kmem_cache style wrapper around pci_alloc_consistent() */
 775
 776 #include <linux/dmapool.h>
 777
 778 #define pci_pool dma_pool
 779 #define pci_pool_create(name, pdev, size, align, allocation) \
 780                 dma_pool_create(name, &pdev->dev, size, align, allocation)
 781 #define pci_pool_destroy(pool) dma_pool_destroy(pool)
 782 #define pci_pool_alloc(pool, flags, handle) dma_pool_alloc(pool, flags, handle)
 783 #define pci_pool_free(pool, vaddr, addr) dma_pool_free(pool, vaddr, addr)
 784
 785 #if defined(CONFIG_ISA) || defined(CONFIG_EISA)
 786 extern struct pci_dev *isa_bridge;
 787 #endif
 788
 789 #ifndef CONFIG_PCI_USE_VECTOR
 790 static inline void pci_scan_msi_device(struct pci_dev *dev) {}
 791 static inline int pci_enable_msi(struct pci_dev *dev) {return -1;}
 792 static inline void msi_remove_pci_irq_vectors(struct pci_dev *dev) {}
 793 #else
 794 extern void pci_scan_msi_device(struct pci_dev *dev);
 795 extern int pci_enable_msi(struct pci_dev *dev);
 796 extern void msi_remove_pci_irq_vectors(struct pci_dev *dev);
 797 extern int msi_alloc_vectors(struct pci_dev* dev, int *vector, int nvec);
 798 extern int msi_free_vectors(struct pci_dev* dev, int *vector, int nvec);
 799 #endif
 800
 801 #endif /* CONFIG_PCI */
 802
 803 /* Include architecture-dependent settings and functions */
 804
 805 #include <asm/pci.h>
 806
 807 /* Backwards compat, remove in 2.7.x */
 808 #define pci_dma_sync_single     pci_dma_sync_single_for_cpu
 809 #define pci_dma_sync_sg         pci_dma_sync_sg_for_cpu
 810
 811 /*
 812  *  If the system does not have PCI, clearly these return errors.  Define
 813  *  these as simple inline functions to avoid hair in drivers.
 814  */
 815
 816 #ifndef CONFIG_PCI
 817 #define _PCI_NOP(o,s,t) \
 818         static inline int pci_##o##_config_##s (struct pci_dev *dev, int where, t val) \
 819                 { return PCIBIOS_FUNC_NOT_SUPPORTED; }
 820 #define _PCI_NOP_ALL(o,x)       _PCI_NOP(o,byte,u8 x) \
 821                                 _PCI_NOP(o,word,u16 x) \
 822                                 _PCI_NOP(o,dword,u32 x)
 823 _PCI_NOP_ALL(read, *)
 824 _PCI_NOP_ALL(write,)
 825
 826 static inline struct pci_dev *pci_find_device(unsigned int vendor, unsigned int device, const struct pci_dev *from)
 827 { return NULL; }
 828
 829 static inline struct pci_dev *pci_find_class(unsigned int class, const struct pci_dev *from)
 830 { return NULL; }
 831
 832 static inline struct pci_dev *pci_find_slot(unsigned int bus, unsigned int devfn)
 833 { return NULL; }
 834
 835 static inline struct pci_dev *pci_find_subsys(unsigned int vendor, unsigned int device,
 836 unsigned int ss_vendor, unsigned int ss_device, const struct pci_dev *from)
 837 { return NULL; }
 838
 839 static inline struct pci_dev *pci_get_device (unsigned int vendor, unsigned int device, struct pci_dev *from)
 840 { return NULL; }
 841
 842 static inline struct pci_dev *pci_get_subsys (unsigned int vendor, unsigned int device,
 843 unsigned int ss_vendor, unsigned int ss_device, struct pci_dev *from)
 844 { return NULL; }
 845
 846 static inline void pci_set_master(struct pci_dev *dev) { }
 847 static inline int pci_enable_device(struct pci_dev *dev) { return -EIO; }
 848 static inline void pci_disable_device(struct pci_dev *dev) { }
 849 static inline int pci_module_init(struct pci_driver *drv) { return -ENODEV; }
 850 static inline int pci_set_dma_mask(struct pci_dev *dev, u64 mask) { return -EIO; }
 851 static inline int pci_dac_set_dma_mask(struct pci_dev *dev, u64 mask) { return -EIO; }
 852 static inline int pci_assign_resource(struct pci_dev *dev, int i) { return -EBUSY;}
 853 static inline int pci_register_driver(struct pci_driver *drv) { return 0;}
 854 static inline void pci_unregister_driver(struct pci_driver *drv) { }
 855 static inline int pci_find_capability (struct pci_dev *dev, int cap) {return 0; }
 856 static inline int pci_find_ext_capability (struct pci_dev *dev, int cap) {return 0; }
 857 static inline const struct pci_device_id *pci_match_device(const struct pci_device_id *ids, const struct pci_dev *dev) { return NULL; }
 858
 859 /* Power management related routines */
 860 static inline int pci_save_state(struct pci_dev *dev, u32 *buffer) { return 0; }
 861 static inline int pci_restore_state(struct pci_dev *dev, u32 *buffer) { return 0; }
 862 static inline int pci_set_power_state(struct pci_dev *dev, int state) { return 0; }
 863 static inline int pci_enable_wake(struct pci_dev *dev, u32 state, int enable) { return 0; }
 864
 865 #define isa_bridge      ((struct pci_dev *)NULL)
 866
 867 #else
 868
 869 /*
 870  * a helper function which helps ensure correct pci_driver
 871  * setup and cleanup for commonly-encountered hotplug/modular cases
 872  *
 873  * This MUST stay in a header, as it checks for -DMODULE
 874  */
 875 static inline int pci_module_init(struct pci_driver *drv)
 876 {
 877         int rc = pci_register_driver (drv);
 878
 879         return rc < 0 ? rc : 0;
 880 }
 881
 882 /*
 883  * PCI domain support.  Sometimes called PCI segment (eg by ACPI),
 884  * a PCI domain is defined to be a set of PCI busses which share
 885  * configuration space.
 886  */
 887 #ifndef CONFIG_PCI_DOMAINS
 888 static inline int pci_domain_nr(struct pci_bus *bus) { return 0; }
 889 static inline int pci_name_bus(char *name, struct pci_bus *bus)
 890 {
 891         sprintf(name, "%02x", bus->number);
 892         return 0;
 893 }
 894 #endif
 895
 896 #endif /* !CONFIG_PCI */
 897
 898 /* these helpers provide future and backwards compatibility
 899  * for accessing popular PCI BAR info */
 900 #define pci_resource_start(dev,bar)   ((dev)->resource[(bar)].start)
 901 #define pci_resource_end(dev,bar)     ((dev)->resource[(bar)].end)
 902 #define pci_resource_flags(dev,bar)   ((dev)->resource[(bar)].flags)
 903 #define pci_resource_len(dev,bar) \
 904         ((pci_resource_start((dev),(bar)) == 0 &&       \
 905           pci_resource_end((dev),(bar)) ==              \
 906           pci_resource_start((dev),(bar))) ? 0 :        \
 907                                                         \
 908          (pci_resource_end((dev),(bar)) -               \
 909           pci_resource_start((dev),(bar)) + 1))
 910
 911 /* Similar to the helpers above, these manipulate per-pci_dev
 912  * driver-specific data.  They are really just a wrapper around
 913  * the generic device structure functions of these calls.
 914  */
 915 static inline void *pci_get_drvdata (struct pci_dev *pdev)
 916 {
 917         return dev_get_drvdata(&pdev->dev);
 918 }
 919
 920 static inline void pci_set_drvdata (struct pci_dev *pdev, void *data)
 921 {
 922         dev_set_drvdata(&pdev->dev, data);
 923 }
 924
 925 /* If you want to know what to call your pci_dev, ask this function.
 926  * Again, it's a wrapper around the generic device.
 927  */
 928 static inline char *pci_name(struct pci_dev *pdev)
 929 {
 930         return pdev->dev.bus_id;
 931 }
 932
 933 /* Some archs want to see the pretty pci name, so use this macro */
 934 #ifdef CONFIG_PCI_NAMES
 935 #define pci_pretty_name(dev) ((dev)->pretty_name)
 936 #else
 937 #define pci_pretty_name(dev) ""
 938 #endif
 939
 940 /*
 941  *  The world is not perfect and supplies us with broken PCI devices.
 942  *  For at least a part of these bugs we need a work-around, so both
 943  *  generic (drivers/pci/quirks.c) and per-architecture code can define
 944  *  fixup hooks to be called for particular buggy devices.
 945  */
 946
 947 struct pci_fixup {
 948         int pass;
 949         u16 vendor, device;                     /* You can use PCI_ANY_ID here of course */
 950         void (*hook)(struct pci_dev *dev);
 951 };
 952
 953 extern struct pci_fixup pcibios_fixups[];
 954
 955 #define PCI_FIXUP_HEADER        1               /* Called immediately after reading configuration header */
 956 #define PCI_FIXUP_FINAL         2               /* Final phase of device fixups */
 957
 958 void pci_fixup_device(int pass, struct pci_dev *dev);
 959
 960 extern int pci_pci_problems;
 961 #define PCIPCI_FAIL             1
 962 #define PCIPCI_TRITON           2
 963 #define PCIPCI_NATOMA           4
 964 #define PCIPCI_VIAETBF          8
 965 #define PCIPCI_VSFX             16
 966 #define PCIPCI_ALIMAGIK         32
 967
 968 #endif /* __KERNEL__ */
 969 #endif /* LINUX_PCI_H */